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Electrnica y Automtica
G. Godoy
01/02/2013
G. Godoy
File ->Project->Name
01/02/2013 G. Godoy 3
01/02/2013
G. Godoy
Editor Grfico/Esquemtico
01/02/2013
G. Godoy
Editor Grfico/Esquemtico
01/02/2013
G. Godoy
Editor Grfico/Esquemtico
01/02/2013
G. Godoy
Editor Grfico/Esquemtico
OK
9
Editor Grfico/Esquemtico
Editor Grfico/Esquemtico
Editor Grfico/Esquemtico
01/02/2013
G. Godoy
12
Editor Grfico/Esquemtico
01/02/2013
G. Godoy
13
Editor Grfico/Esquemtico
Editor Grfico/Esquemtico
Editor Grfico/Esquemtico
File
01/02/2013
Project
Compilacin
Max+PlusII
01/02/2013
Compiler
G. Godoy 17
Compilacin
Pulsar en Start
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G. Godoy
18
Compilacin
01/02/2013
G. Godoy
19
Editor de estmulos
01/02/2013
G. Godoy
20
Editor de estmulos
01/02/2013
G. Godoy
21
Editor de estmulos
List
=>
01/02/2013
G. Godoy
22
Editor de estmulos
OK
01/02/2013
G. Godoy
23
Editor de estmulos
Guardar fichero
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Editor de estmulos
OK
01/02/2013 G. Godoy 25
Editor de estmulos
01/02/2013
G. Godoy
26
Editor de estmulos
01/02/2013
G. Godoy
27
Editor de estmulos
01/02/2013
G. Godoy
28
Simulacin
Max+PlusII ->Simulator
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Simulacin
Start
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Simulacin
OK
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G. Godoy
31
Simulacin
Cerrar el simulador
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G. Godoy
32
VHDL
New
G. Godoy 33
VHDL
Ok
34
VHDL
library IEEE; use IEEE.std_logic_1164.all; entity and_2 iS port ( a: in STD_LOGIC; b: in STD_LOGIC; c: out STD_LOGIC ); end and_2; architecture and_2_arch of and_2 is begin c <=a and b; end and_2_arch;
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VHDL
01/02/2013
G. Godoy
36
VHDL
Save
37
G. Godoy
VHDL
Ok
38
VHDL
VHDL
File
01/02/2013
Project
VHDL
A continuacin se compila el diseo (diapositiva 17) Seguidamente se disean los estmulos (diapositiva 20) Finalmente se simula (diapositiva 29)
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G. Godoy
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