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B , 26 H 26
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518
Bounds on Aliasing
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1/8
0
0
1/2
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519
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f
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b
QD
QD QD
-
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B
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1
2
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C
DQ
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Clock
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C
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C
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Q2
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...
CUT
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CUT
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MISR
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CUT
SR
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524
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MISR
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CUT
LFSR
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526
TEST
(a) Single scanned flip-flop.
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...
Combinational
Logic
...
Sk - 1
Outputs
MISR
0M
U
1X
Q
DQ k
Scan
Dk
Inputs
...
...
SI
MUX
0
1
...
Scan_in/Circulate
Internal Flip-Flops
(b) Circular BIST system.
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SC N
Test
Controller
I/O
528
S
0-injection
TEST
1-injection
TEST
C2
C1
C2
C1
(b)
(a)
Phase
decoder
Inputs
1
gt
C1
CUT
3
ht
h
C2
Outputs
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531
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x
DQ
DQ
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Q D
Q D
d2
d1
=1
=1
d3
=1
Address
Generator
=1
>1
Error
(a) Mutual comparator.
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Control
Control
Memory
1
Mutual
Comparator
Memory
2
Error
(b) Memory BIST with mutual comparator.
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%
%
'
%' %
% $
%% ' %
Background
Patterns
BIST
Controller
Address Stepper
532
Memory Cell
Array
Comparator
Go/No Go
n
Data Out
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%
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$
2) 6 % % '''
' $ .""#
'
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533
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534
M1ww
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Up_Address = 1 Up_Address = 1
COUNT = 0
COUNT = 0
WRITE = 0
Data_In = 1
WRITE = 1
ERROR
Data_Out = 0
Data_Out = 1
M2ww
M2rr
Data_Out = 1
M2w
Data_Out = 0
M2r
First_Address = 1 First_Address = 0
Up_Address = 0 Up_Address = 0 Up_Address = 0
Up_Address = 0
COUNT = 0
COUNT = 0
COUNT = 1
COUNT = 0
Data_In = 0
Data_In = 0
WRITE = 0
WRITE = 0
WRITE = 1
WRITE = 1
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G
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'
535
CLOCK
B0 B1 B2 B3
6-BIT COUNTER
B4
B5
SYSTEM
ADDRESS
INPUTS
SYSTEM
READ/WRITE
INPUT
SYSTEM
DATA
INPUTS
MUX
A0 A1 A2 A3
ADDRESS
O0
MUX
READ/
D0 D1 D2 D3
WRITE
DATA
16 4 RAM
OUTPUTS
O1
O2
O3
SIGNATURE
REGISTER
MUX
ENABLE
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$
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536
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B
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2
6 *
Step 2:
Step 3:
Step 4:
Step 5:
Step 6:
Step 7-12:
537
SNPSF Algorithm.
U
A
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'
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538
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539
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///#
345 %
'0%
1 //,#
15.3.5 Transparent Memory BIST Tests
TO VOICE
OR PACKET
PCM
MUX
LGC
1
T
32
PCM
MUX
SWITCHING
T
480
PSC
4
PCM
MUX
6
LGC
16
TO
CUSTOMER
PREMISE
EQUIPMENT
T
512
540
,
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5 1
345 '
1%
D
2@ 6
541
542
CK, SYNC
LOAD VALUES
TIME
SLOT
COUNTER
AND
CONTROL
LOGIC
A
D M
D U
R X
INPUT DATA
REGISTER
OUTPUT DATA
REGISTER
RAM
512 16
DATA
ADDR.
OUTPUT
FORMAT
CONTROL
LOGIC
AND
DATA OUT
PARITY
CHECK
CONTROL
PSEUDO LFSR
PSEUDO LFSR
COMBINATIONAL
AND/OR
SEQUENTIAL LOGIC
COMBINATIONAL
AND/OR
SEQUENTIAL LOGIC
PSEUDO LFSR
PSEUDO LFSR
SYSTEM OUTPUTS
15.5 Summary
543
1st
2nd 1st
2nd
GOOD A
Path Delay Specification
B
A
B
C
F
GOOD F
BAD A
BAD F
Path-under-test
(a) Circuit.
D Q
D Q
D Q
MR
MR
MR
MS
D Q
RESET
TESTTYPE
544
Problems
D Q
D Q
D Q
D Q
D Q
D Q
D Q
D Q
CLK
A
Problems
545
,+" C
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546
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L D
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B
L D C
3 Q
R2 D
Q
Pattern Generator
R D
3Q
Circuit-Under-Test
Response Compacter
g
B
q
CircuitUnderTest
Problems
547
Binary
Counter
ABC
000
001
010
011
100
101
110
111
Pattern
Gener Api Cpi
ator
Bpi
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l
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f
g
B
C
D
Q
D
Q
Q
1
h
k
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Q2
CircuitUnderTest
Input MUX
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Q
Q
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Response Compacter
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Scan
Chain
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k
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X
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Y
Circuit-Under-Test
D
Scan
Chain
ll
mm
ff
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F hh
kk
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Circuit-Under-Test
U
V Scan
Chain
W
548
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