Act 9: Leccin evaluativa No.

2 Diagrama de la y y procedimientos involucrados en el diseo

A partir del diagrama de la Y pueden de?nirse una serie de procedimientos usuales en el entorno de diseo que nos permiten, ya sea manualmente, o mediante el uso de herramientas informticas de ayuda al diseo, la traduccin de una representacin a otra o el paso de un nivel de abstraccin a otro. Estos procesos son: . Abstraccin: procedimiento consistente en traducir un sistema desde un nivel inferior, ms detallado, a un nivel superior, menos detallado. Aplicable en cualquier vista de diseo. . Refinamiento: procedimiento opuesto a la abstraccin mediante el cual se obtiene una descripcin ms detallada y completa de un sistema a partir de su descripcin en un nivel superior. . Sntesis: a cualquier nivel de abstraccin; este procedimiento se utiliza para traducir una representacin funcional en su equivalente estructural. . Anlisis: es el proceso inverso a la sntesis y consiste en encontrar una descripcin funcional o abstracta para un sistema descrito estructuralmente. Su principal uso es el de comprobar que una estructura obtenida mediante un proceso de diseo complejo se comporta de acuerdo a la descripcin funcional original del mismo (sus especi?caciones). . Optimizacin: es un proceso local a cada nivel de abstraccin en el que se intenta encontrar la descripcin del sistema a ese mismo nivel que maximice o minimice una serie de criterios o variables de diseo. Mediante este procedimiento no se pasa de una vista a otra del sistema ni se cambia de nivel de abstraccin. . Generacin: consiste en la obtencin de la implementacin real de una estructura determinada. En la mayora de los casos supone descender un nivel de abstraccin y pasar de una representacin estructural a una fsica. . Extraccin: proceso inverso al anterior. Dos ejemplos usuales de ese procedimiento son la extraccin de componentes parsitos a partir del diagrama de mscaras, que se aaden a la descripcin a nivel elctrico del circuito (su esquemtico), y la extraccin de retardos a partir del esquemtico elctrico para ser utilizados en el nivel lgico.

Act 9: Leccin evaluativa No. 2

El proceso en el que se obtienen las mscaras de un circuito a partir de su esquema elctrico o la obtencin de ese esquema elctrico a partir de su descripcin mediante ecuaciones booleanas sera: Su respuesta : Generacin Correcto

Diseo descendente, diseo ascendente

En la estrategia de diseo descendente (denominada tradicionalmente topdown en ingls), el sistema se descompone en subsistemas, los cuales a su vez son descompuestos en subsistemas ms simples hasta que se llega a un nivel jerrquico en el cual los subsistemas pueden ser realizados directamente con mdulos disponibles. Este mtodo tiene la desventaja que la descomposicin en un nivel particular debe ser hecha de forma que se optimice la implementacin final del sistema global, pero no existe ningn procedimiento sistemtico que permita asegurar esto. El xito de esta estrategia depende de la experiencia del diseador al escoger una descomposicin adecuada para cada nivel. En la otra posible estrategia de diseo multinivel los mdulos existentes se conectan para formar subsistemas, y stos se conectan a otros subsistemas hasta que el sistema tiene la funcionalidad requerida por su especificacin. Esta estrategia de denomina diseo ascendente (en ingls bottom-up). Esta metodologa de diseo tiene una desventaja anloga a la anterior. La composicin de los subsistemas debe hacerse de forma que resulte en un funcionamiento correcto de acuerdo con la especificacin del sistema. De nuevo, no existe en general ningn procedimiento sistemtico que asegure que esto sea as.

La estrategia de diseo en la cual los mdulos existentes se conectan entre s para formar subsistemas, y estos se conectan con otros subsistemas es conocido como diseo bottom-up Su respuesta : Verdadero Correcto

Flujo de diseo tpico en ASICs

La secuencia bsica de pasos para disear un ASIC (circuito integrado de aplicacin especfca son: 1.Entrada del diseo: Introduccin del diseo en un entorno de diseo de ASICs ya sea utilizando un lenguaje descriptor de hardware (HDL) como los que veremos en el apartado siguiente o bien una entrada de su esquema o captura de esquemticos. 2. Sntesis lgica y/o analgica: Utilizando un sintetizador lgico automtico es posible producir un listado (netlist en ingls) que describe la lgica y sus conexiones. Por el contrario las partes analgicas deben sintetizarse manualmente, si bien existen algunas herramientas en fase de desarrollo que permiten algn tipo de sntesis automtica analgica. 3. Particin del sistema: Divisin del sistema en secciones que puedan ser implementadas independientemente y luego conectadas entre s. 4. Simulacin pre-layout: 5.Planificacin de la superficie: Distribucin de los bloques del ASIC sobre la super?cie del chip. 6.Colocacin: Distribucin de las celdas dentro de un bloque. 7.Conexionado: Realizacin de las conexiones entre celdas y bloques. 8.Extraccin: Obtencin de modelos elctricos de las interconexiones y elementos parsitos del circuito a partir de las mscaras y los parmetros del proceso de fabricacin. 9. Simulacin post-layout: Comprobacin de que el diseo funciona correctamente una vez incorporado el efecto de las interconexiones y elementos parsitos. Comprobacin de que el diseo funciona correctamente.

El paso del diseo en ASICs donde se realiza la distribucin de las celdas dentro de un bloque, es conocido como: Su respuesta : Colocacin Correcto

Costes de diferentes alternativas de diseo de circuitos integrados

Full Custom Tradicionalmente, un diseo Full Custom (FC) se entiende que es aquel en el que el layout se optimiza a mano. Por ejemplo, en el caso de utilizar lgicas no estndar, es posible que no haya libreras con los componentes adecuados, y se hace necesario disear especfcamente los bloques a utilizar. Otra razn puede ser la modi?cacin manual de algunos bloques para mejorar sus prestaciones, dimensionando especfcamente los transistores que lo componen. El resultado es un circuito normalmente de altas prestaciones y de rea muy reducida, pero el inconveniente es un coste de diseo muy elevado (sobre todo en personas-tiempo). Actualmente la alta complejidad de los sistemas que se disean hace impracticable la estrategia FC para el chip completo, pero muchos sistemas siguen teniendo partes crticas optimizadas manualmente, con lo que los diseos FC son en realidad en parte FC y en parte un diseo basado en libreras (Standard Cell). Standard Cell Un diseo Standard Cell (SC) se basa en una librera de celdas (componentes funcionales), todas con la misma altura. Esto permite disponerlas de forma contigua formando un conjunto de filas y espacios entre ellas. Es posible generar una librera SC o aadir elementos a una librera existente con bloques que sean necesarios para un diseo concreto. En este caso, los bloques deben disearse con la altura correcta para que se puedan usar en el entorno de diseo SC. Por una parte la uniformidad de altura en las celdas simplifca mucho la interconexin de los bloques, con lo cual es posible un proceso ms automatizado que requiere menos intervencin humana. Por otra parte, el hecho de usar una librera implica que los bloques no estn optimizados en prestaciones, y al ser de altura fija, tampoco lo estn, en general, en rea. Como resultado, un diseo basado enteramente en SC tiene un coste significativamente menor en personas-tiempo que el FC, pero el rea resultante es mayor.

Este tipo de preguntas consta de un enunciado, problema o contexto a partir del cual se plantean cuatro opciones numeradas de 1 a 4, el estudiante debe seleccionar la combinacin de dos ms opciones que responda adecuadamente a la pregunta y marcarla en la hoja de respuesta, de acuerdo con la siguiente informacin: Marque A, si 1 y 2 son correctas. Marque B, si 1 y 3 son correctas. Marque C, si 2 y 4 son correctas Marque D, si 3 y 4 son correctas

De acuerdo a lo anterior, dos de las caractersticas que presenta un diseo Full Custom respecto al diseo Standard Cell son: 1. 2. 3. 4. Bajo costo Bajas prestaciones rea reducida El layout se optimiza a mano

Su respuesta : 3y4 Correcto

Caracterstica principales de VHDL

Tres son las caractersticas principales que incorpora VHDL enfocadas a facilitar o permitir la descripcin de hardware: un modelo de estructura, un modelo de concurrencia y un modelo de tiempo Modelo de estructura De forma natural cualquier sistema electrnico puede dividirse en subsistemas ms pequeos. Por ello VHDL incorpora el concepto de estructura. Esta caracterstica nos permite realizar el modelo de un sistema digital cualquiera a partir de la referencia a las distintas partes que lo forman y especifican la conexin entre estas. Cada una de las partes, a su vez, pueden estar modelas de forma estructural a partir de sus componentes, o bien estar descritas de forma funcional, usando los recursos de descripcin algortmica del lenguaje.

Modelo de concurrencia

El hardware es por definicin concurrente, en ltima instancia cualquier dispositivo digital est formado de un mar de puertas lgicas, todas ellas funcionando en paralelo. El elemento bsico que ofrece VHDL para modelar paralelismo es el proceso (process). Un proceso puede entenderse como un programa, se compone de sentencias, puede llamar a subprogramas, puede definir datos locales, etc. En general, un proceso describe un comportamiento y el cdigo que contiene se ejecuta de forma secuencial. Pero todos los procesos contenidos en una descripcin VHDL se ejecutan de forma paralela. Desde este punto de vista un modelo VHDL puede entenderse como un mar de programas secuenciales ejecutndose de forma paralela. De hecho cualquier descripcin VHDL es transformada en un conjunto de procesos concurrentes equivalentes, y este mar de procesos concurrentes es la informacin de entrada del simulador. Modelo de tiempo Una de las finalidades del modelado en VHDL del hardware es poder observar su comportamiento a lo largo del tiempo (simulacin). El concepto de tiempo es fundamental para definir cmo se desarrolla la simulacin de una descripcin VHDL. La simulacin de un modelo VHDL es una simulacin dirigida por eventos. Esto significa que el simulador mantiene unas listas de eventos (cambios en las seales internas del modelo y tambin de las entradas y salidas) que se han de producir a lo largo del tiempo de simulacin. Como el comportamiento del modelo es estable mientras no se produzca un evento, la tarea del simulador consiste en avanzar el tiempo de simulacin hasta el siguiente evento y calcular sus consecuencias sobre la lista de eventos futuros.

De acuerdo a la anterior informacin, la grfica que se muestra representa:

Su respuesta : Modelo de concurrencia Correcto

Etapas bsicas en el proceso de diseo

Sntesis Se puede definir como la traduccin de la descripcin de un diseo a una representacin de circuito de bajo nivel (netlist). El proceso de sntesis depende de la tecnologa empleada, en otras palabras, el paso de una descripcin en VHDL hacia un conjunto de netlist es diferente de un dispositivo a otro. El proceso de sntesis convierte el diseo a una estructura de datos interna, traduciendo el "comportamiento" descrito en alto nivel a una descripcin de nivel RTL. La descripcin RTL especifica registros, seales de entrada y salida y la lgica combinacional entre ellas. Algunas herramientas de sntesis traducen estructuras de datos en funciones lgicas optimizadas segn la arquitectura elegida. Optimizacin El proceso de optimizacin depende de tres variables:

La forma de las expresiones booleanas. El tipo de recursos disponibles.

Las directivas de sntesis utilizadas (tanto automticas como propias de

usuario). La optimizacin de una estructura PLD o CPLD implica la simplificacin de las expresiones lgicas a una suma mnima de trminos producto, adems tambin se optimiza el nmero de literales. Para ello se utilizan tcnicas de simplificacin de la forma cannica en una suma de trminos producto. La optimizacin para FPGAs tpicamente requiere que la lgica se exprese en factores comunes que se puedan utilizar en diferentes partes del diseo. Ajuste El ajuste es el proceso por el que se toma la lgica producida por la sntesis y la optimizacin y se "coloca" en un dispositivo lgico, transformando la lgica (en caso de ser necesario) para obtener el mejor ajuste. Ajuste es un trmino utilizado habitualmente para describir el proceso de colocar los recursos en arquitecturas del tipo CPLD. Cuando la arquitectura es una FPGA el proceso se suele denominar ruteo y colocacin, ya que se colocan bloques lgicos en diferentes clulas del FPGA y posteriormente se interconectan entre s o hacia bloques de entrada/salida. El proceso de ajuste en un CPLD puede ser complejo, ya que el modo en que la lgica se puede poner en un dispositivo concreto suele ser variado.

La etapa en la cual implica simplificar de expresiones lgicas es conocida como: Su respuesta : Optimizacin Correcto

Sntesis de alto nivel

La sntesis de la arquitectura se basa en el principio de que todo sistema puede modelarse mediante una serie de operaciones y sus dependencias. El primer paso del proceso de sntesis consiste en traducir la especificacin que el diseador realiza utilizando uno de los lenguajes HDL en una representacin basada en operadores (denominados recursos) y sus dependencias. Estas representaciones formales pueden ser de varios tipos, pero todas se basan en grafos. El proceso de sntesis consiste en identi?car los recursos hardware

que pueden implementar las operaciones. Esto se realiza mediante dos procesos: scheduling y binding. El proceso de scheduling consiste en determinar el orden en que se realizaran las operaciones y el proceso de binding consiste en repartir las operaciones entre los recursos disponibles. Estos dos procesos se realizan iterativamente dentro de un bucle de optimizacin en el que se fijan como objetivos, bien realizar las operaciones con el mnimo nmero de recursos posible, bien realizarlas en el menor tiempo posible, bien un compromiso entre ambos. Como vemos, la principal caracterstica del proceso de sntesis es la existencia de mltiples soluciones.

De acuerdo a la lectura anterior, seleccione la afirmacin correcta: Su respuesta : La sntesis de alto nivel se realiza para identificar los recursos de hardware necesarios para implementar en las operaciones. Correcto

Procedimiento de test
Las pruebas de fabricacin se pueden clasificar en tres categoras segn la meta perseguida: Test diagnstico. Se utiliza durante la depuracin de un chip o tarjeta y su objetivo es, dado un componente errneo, identificar y localizar el fallo. Test funcional (test go/no go). Determina si un componente fabricado es o no funcional. Este problema es ms simple que el del test diagnstico, ya que la respuesta buscada es un s o un no. Este test se aplica a cada componente fabricado, por lo que es exigible que sea lo ms simple y rpido posible. Test paramtrico. Verifica el cumplimiento de las especificaciones de un conjunto de parmetros no discretos (mrgenes de ruido, retardos de propagacin o frecuencias mximas de reloj) bajo una variedad de condiciones de trabajo, tales como diferentes temperaturas y tensiones de alimentacin. Los tests paramtricos se subdividen a su vez en estticos y dinmicos.

El test paramtrico verifica el cumplimiento de las especificaciones de un conjunto de parmetros no discretos (mrgenes de ruido, retardos de propagacin o frecuencias mximas de reloj) por lo tanto se exige que sea lo ms rpido y simple posible. Su respuesta : Falso Correcto

Aspectos del DFT

Cuando se considera la testabilidad de los diseos, dos propiedades son importantes: Controlabilidad, que mide la facilidad de llevar un nodo de un circuito a una determinada condicin utilizando slo los pines de entrada. As, un nodo ser fcilmente controlable si puede ser llevado a la condicin mediante un solo vector de entrada; por el contrario su controlabilidad ser baja si necesita una secuencia amplia de vectores. Observabilidad, que mide la facilidad de observar el valor de un nodo en los pines de salida. Un nodo con alta observabilidad puede ser monitorizado directamente en los pines de salida; un nodo con baja observabilidad necesita un cierto nmero de ciclos antes de que su estado aparezca en las salidas. Los circuitos combinacionales pertenecen a la clase de circuitos fcilmente observables y controlables, dado que cualquier nodo puede ser controlado y observado en un nico ciclo. En el caso de los circuitos secuenciales estas propiedades hay que buscarlas mediante tcnicas DFT, que pueden agruparse en tres categoras: test ad hoc, test scan-based y self-test.

Los circuitos secuenciales son observables fcilmente y no requieren de tcnicas DFT Su respuesta : Falso Correcto

Rendimiento del proceso de fabricacin (yield)

Dado un proceso de fabricacin en el que se producen N circuitos integrados de los que Nv son vlidos, definimos rendimiento del proceso Y (yield) como N v / N. La modelizacin del rendimiento de un proceso ha sido un tema de investigacin durante muchos aos, y el modelo ms sencillo (1960) se fundamenta en una distribucin de Poisson de defectos puntuales en el rea del chip (A), idntica a lo largo de toda la superficie de la oblea. En esta situacin, y suponiendo que un defecto puntual siempre produce un fallo en el comportamiento del chip, el rendimiento de fabricacin de un chip de rea A se obtiene de la probabilidad de que en un proceso estadstico de Poisson no haya ningn defecto, es decir: Y = Nv / N = exp(- Do A)

donde Do es el parmetro de la distribucin que define la densidad de defectos del proceso de fabricacin. Este parmetro puede cambiar con el tiempo, y es relativamente alto cuando el proceso es nuevo y va disminuyendo a medida que el proceso se hace maduro. De la ecuacin del rendimiento podemos concluir que: Su respuesta : Si el parmetro Do es muy grande, entonces el rendimiento es bajo. Correcto