TEMA 4: GESTIN DE ENTRADA Y SALIDA

1. GESTIN DE ENTRADAS/SALIDAS En esta tema, dedicado a la gestin de entradas/salidas, se van a analizar los problemas y soluciones que presenta la conexin de la CPU de un computador con una gran variedad de dispositivos perifricos El problema de conexin de perifricos a una CPU se debe, principalmente, a que las caractersticas de los dispositivos de E/S suelen diferir considerablemente de las de la CPU; entre otras: La velocidad de transmisin de los perifricos es notablemente menor que la velocidad con que opera la CPU, y adems es muy variable (desde unos 5 Bytes/s a ms de 1 MByte/s). La longitud de las palabras de datos suele variar. Los cdigos y niveles elctricos para representar los datos suelen diferir. Para comprender adecuadamente las funciones de los elementos electrnicos de un perifrico conviene distinguir dos niveles en la realizacin de una entrada/salida: Transferencias elementales de informacin. Sirven para la recepcin o envo de una informacin individual (byte o palabra). Estas informaciones transmitidas por el sub-bus de datos pueden ser datos propiamente dichos o informacin de control para el perifrico, la CPU o informacin sobre el estado del propio perifrico. Las transferencias elementales de informacin se realizan fsicamente a travs de puertos de entrada o salida, que son registros que se conectan directamente a uno de los buses del computador. Cada puerto tiene asociado una direccin o cdigo, de forma que el lenguaje mquina (la CPU) ve a un perifrico como si fuese un puerto o conjunto de puertos. Operaciones de entrada/salida. Una operacin de entrada consiste en la transferencia de un conjunto de datos (usualmente denominado bloque o registro fsico) que constituye una lnea del monitor de pantalla, un sector de un disco, o un bloque de una cinta magntica, por ejemplo. Las operaciones de E/S se componen, por tanto, de transferencias elementales que son monitorizadas por la CPU o por circuitos incluidos en el controlador del perifrico. 1.1. CONTROLADORES DE E/S Para compatibilizar las caractersticas de los dispositivos de E/S con la de una CPU se usan controladores de perifricos (circuitos de interfaz). Cada perifrico necesita disponer de su propio controlador, ste, como ms adelante se ver, puede ser ms o menos complejo. Un controlador est constituido por un conjunto de circuitos de adaptacin del formato de seales y caractersticas de temporizacin entre la CPU y los dispositivos de E/S. El controlador tambin se encarga de llevar a cabo las transferencias de datos entre la CPU y el perifrico, para ello se conecta entre su perifrico y un bus del computador (bus
Pgina: 1

TEMA 4: GESTIN DE ENTRADA Y SALIDA de entrada/salida, por ejemplo) y recibe seales de control (a travs del sub-bus de control), tales como R /W, IO /M y genera seales de control para el perifrico y seales de estado (ocupado/listo, error de paridad, etc.) para la CPU. Desde la CPU se acta sobre los perifricos a travs de las instrucciones de los programas. Para poder utilizar eficazmente un perifrico, su sistema operativo debe contener una rutina especial denominada gestor del perifrico para controlar las transferencias de informacin. El conjunto de gestores de perifricos suele denominarse Sistema de Control de Entrada-Salida o IOCS (Input-Output Control System). Sin estas rutinas del sistema operativo sera imposible, o extremadamente complejo, utilizar un perifrico desde un lenguaje de alto nivel. Los controladores de perifricos se interconectan al bus (local, del sistema o de expansin) a travs de los puertos de E/S. Los controladores suelen contener cinco elementos: decodificador de direcciones, puerto de datos, puerto de estado, puerto de control, y circuitos que generan las secuencias de control interno (secuenciador de controlador). Hay que hacer notar que los controladores no siempre disponen de todos los elementos que se indican y, adems, pueden contener otros adicionales no incluidos en ella. Los controladores cubren bsicamente estos objetivos: 1. Seleccin o direccionamiento del perifrico. La CPU sita en el sub-bus de direcciones el cdigo o direccin del puerto que debe intervenir en el trfico de datos. En una transmisin concreta, slo uno de los puertos debe estar conectado elctricamente al bus de datos, para transmitir a travs de l (haciendo en l T = 1, en puertos de entrada, o S = 1, en puertos de salida). El selector de direcciones se encarga de identificar cundo la direccin del sub-bus de direcciones corresponde a su cdigo (direccin), para dar paso al intercambio de informacin con el perifrico. De esta forma se evitan posibles conflictos de acceso al bus. Almacenamiento temporal. La comunicacin fsica entre el perifrico y la CPU se hace a travs del controlador, por lo que ste contiene un puerto de datos para almacenar temporalmente los datos a transferir. Sincronizacin. La velocidad operativa del computador es mucho mayor que la de los perifricos. El controlador regula el trfico de informacin para que no se den problemas de sincronizacin o de prdidas de informacin. El controlador suele actuar con unas seales de control y estado que intercambia con la CPU, indicando situaciones tales como que est preparado o listo (ready) para recibir o transmitir, que ha reconocido (acknowledge) la llegada de unos datos, que desea ser atendido por la CPU (seal de peticin de interrupcin) para transmitir a sta unos datos, etc. . En definitiva, el secuenciador del controlador en funcin del contenido del puerto de estado y control debe generar seales de estado y control para iniciar o terminar la transferencia (listo, peticin, reconocimiento,...). Control del perifrico. La CPU debe ser capaz de interrogar al controlador, para conocer su estado, leyendo el contenido del puerto de estado, o de enviar rdenes a ste, escribindolas en el puerto de control. La operacin de lectura suele realizarse siempre inmediatamente antes de transferir o captar datos del perifrico. Usualmente, se puede acceder individualmente a los bits del puerto de estado y control, pudiendo unos bits ser activados por la CPU y otros por el propio
Pgina: 2

2.

3.

4.

TEMA 4: GESTIN DE ENTRADA Y SALIDA controlador. Por ejemplo, un bit puede indicar si el dispositivo se encuentra conectado/desconectado a la red de suministro elctrico; obviamente este bit ser activado por el perifrico. 5. Conversin de datos. Consiste en la adaptacin de las caractersticas elctricas y lgicas de las seales empleadas por el dispositivo de E/S y por el bus: - Niveles de tensin, impedancias, etc. - Lgica (positiva o negativa). - Conversin paralelo/serie y serie/paralelo, etc. 6. Deteccin de errores, mediante la inclusin/deteccin de paridad, transformacin segn cdigos polinmicos, etc. En caso de detectarse un error de este tipo, el secuenciador cambiara el bit del puerto de estado indicador de error de transmisin, y se procedera a una repeticin de la transferencia de informacin. 7. Gestin de transmisin de bloques de informacin. En los perifricos que intercambian la informacin en forma de registros fsicos (y no con palabras de datos aisladas), el controlador puede disponer de un contador que controle el nmero de palabras recibidas/transmitidas. Los controladores pueden estar fsicamente ubicados en el chasis del computador central (controlador grfico para monitor de vdeo, por ejemplo) o en el dispositivo propiamente dicho (controlador IDE de disco duro, por ejemplo), o distribuidos entre ambos. Las operaciones de entrada/salida son de una gran complejidad. En los primeros computadores la CPU controlaba minuciosamente todas las operaciones elementales que efectuaba el perifrico. Poco a poco estas funciones, para descargar de trabajo a la CPU, se han ido descentralizando y pasando a los controladores, resultando stos cada vez ms complejos. Un controlador que realiza operaciones muy complejas se denomina controlador inteligente; este sera el caso de los procesadores grficos, que pueden interpretar un lenguaje de alto nivel para realizar dibujos y controlan pantallas grficas. La mayor parte de los controladores pueden considerarse computadores de uso especfico, ya que contienen un microprocesador, ROM con programas de gestin del perifrico, una memoria intermedia (buffer), o memoria cach para datos (256 KB y superiores en algunos controladores de disco), etc. La CPU, a travs de los puertos de salida correspondientes, da las rdenes oportunas al controlador para realizar un conjunto de operaciones de entrada o salida. En los computadores grandes es normal que se incluyan procesadores de perifricos (Input/Output Processor o IOP) o canales de datos. Estos son computadores dedicados a funciones de entrada/salida, que suelen contener un microprocesador con instrucciones especializadas y una memoria local. Cada procesador de perifricos puede atender a varios perifricos simultneamente, encargndose de operaciones de transferencias especficas de E/S, tal como intercambio de datos entre dos perifricos conectados a l (copia de un archivo de un disco a otro, por ejemplo). Como en el caso de los controladores inteligentes, siempre es la CPU quien supervisa el funcionamiento del IOP, aqu la CPU, una vez que ha cargado en los puertos o en una zona de memoria principal accesible por ambos, los parmetros correspondientes, lanza a ejecutar los programas residentes en los procesadores de perifricos (bien fijos en ROM o almacenados previamente por el sistema operativo). Cuando el IOP
Pgina: 3

TEMA 4: GESTIN DE ENTRADA Y SALIDA finaliza la ejecucin del programa de E/S, indica este hecho a la CPU por medio de una interrupcin. 1.2. DIRECCIONAMIENTO DE PUERTOS DE ENTRADA Y DE SALIDA Con referencia a las operaciones de entrada/salida, los repertorios de instrucciones de los computadores suelen optar por una de las dos siguientes posibilidades: a) Disponer de instrucciones de E/S especficas. Las ventajas de esta opcin son las siguientes: El diseo de los circuitos de decodificacin de direcciones de memoria es ms simple, ya que las direcciones de memoria slo implican a sta. Se facilita la proteccin de E/S; por ejemplo, haciendo que las instrucciones IN y OUT sean privilegiadas. Los programas son ms cortos y ms rpidos, ya que las instrucciones de E/S son ms cortas y su decodificacin y ejecucin ms sencilla. Los programas son ms legibles, ya que las instrucciones de E/S son fcilmente reconocibles. Inconvenientes de esta opcin: El diseo de la CPU resulta ms complejo: 1. Hay que incluir en la CPU circuitos especficos para codificar las instrucciones de E/S. 2. Hay que generar una seal de control (IO /M) para que los circuitos externos diferencien entre una operacin de acceso a memoria y una E/S. La CPU debe tener un terminal ms para la seal de control IO /M.

b) No disponer de instrucciones especficas de E/S ; en cuyo caso los puertos de E/S se codifican dentro del mapa de memoria, dicindose entonces que las instrucciones de E/S estn mapeadas en memoria. En efecto, en este caso se seleccionan un conjunto de direcciones de memoria para codificar las direcciones de los puertos. El decodificador de direcciones de cada puerto se encarga de comprobar si la direccin (en principio de memoria) depositada en el sub-bus de direcciones corresponde a su cdigo, en cuyo caso el controlador acta. Para evitar fragmentar el mapa de memoria se agrupan las direcciones para E/S en una zona bien definida, usualmente al principio o fin del mapa de memoria. Ventajas de esta opcin:

Pgina: 4

TEMA 4: GESTIN DE ENTRADA Y SALIDA Menor complejidad en el diseo de la CPU (el nmero de instrucciones del repertorio es menor) Inconvenientes: Cada puerto inutiliza una posicin de memoria. Las instrucciones de acceso a memoria ocupan ms espacio que las especficas de E/S: 1. Disminuye la velocidad de procesamiento. 2. Aumentan los requerimientos de memoria. 1.3. TCNICAS DE TRANSFERENCIAS DE ENTRADA/SALIDA Hay, fundamentalmente, tres mtodos para establecer y supervisar las operaciones de transferencias de datos de E/S: E/S programada, E/S controlada por interrupciones y E/S con controlador de acceso directo a memoria (DMA), que se analizarn a continuacin. 1.3.1. CONTROL POR MEDIO DE E/S PROGRAMADA En la E/S programada el inicio de la operacin se efecta a iniciativa de la ejecucin por la CPU de instrucciones de un programa. Existen dos variantes: E/S programada sin, o con, consulta de estado. E/S programada sin consulta de estado o incondicional El programa, por medio de la CPU, decide el momento en que se realiza la transferencia, por lo que el dispositivo de E/S debe estar siempre dispuesto a recibir datos (en el caso de una salida) o debe tener siempre datos disponibles (en el caso de una entrada). E/S programada con consulta de estado Antes de realizar una operacin de E/S de un dato de un determinado perifrico, el programa incluye instrucciones para leer el puerto de estado del controlador del perifrico, y comprueba si est listo o no para realizar la transferencia. Obviamente, en el puerto de estado existir un bit dedicado a almacenar si el perifrico est preparado para efectuar la operacin de salida (est conectado, la unidad de disco est cerrada, etc.) o, en el caso de una entrada, si en el puerto de entrada de datos se encuentra el dato listo para ser transferido. La iniciativa de la transferencia la sigue teniendo el programa, pero para transmitir cada dato es necesario leer los bits de estado. Con este mtodo se adapta la velocidad de transferencia de la CPU a la del perifrico. Hay dos formas de efectuar la consulta de estado: con bloqueo de programa y con consulta peridica. La consulta de estado con bloqueo de programa, implica que cuando hay que hacer una operacin de entrada o salida y el perifrico no est preparado, el programa entra en un lazo de espera hasta que el dispositivo llegue a la situacin de listo. En el procedimiento con consulta peridica o de escrutinio,
Pgina: 5

TEMA 4: GESTIN DE ENTRADA Y SALIDA peridicamente se consulta el perifrico o conjunto de perifricos para ver si estn preparados para recibir datos o si tienen datos para la CPU, caso de no ser as el programa pasa a realizar otras operaciones, que no necesiten del dato a captar (caso de una entrada). 1.3.2. CONTROL POR MEDIO DE INTERRUPCIONES En el mtodo de E/S controlada por interrupciones, el perifrico toma la iniciativa y solicita ser atendido, activando una lnea de peticin de interrupcin. En las salidas, el perifrico puede provocar una peticin de interrupcin si no est listo para realizar la transferencia. Cuando la CPU reconoce la interrupcin, suspende el programa en curso y ejecuta un programa de gestin de interrupcin para transferir informacin con los puertos del controlador del perifrico en cuestin. Como en el caso de E/S programada, los pasos de transferencia de datos quedan bajo el control de un programa, en este caso, del programa gestor de la interrupcin. La gestin de una interrupcin provocada por un perifrico sigue la regla general de gestin de interrupciones. Aqu, la rutina de gestin de la interrupcin debe identificar el perifrico que solicit la interrupcin (caso de que varios de ellos compartan la misma lnea de peticin de interrupcin) y debe efectuar la transferencia de un dato o de un bloque de datos. Bsicamente se plantean tres problemas para atender una interrupcin: determinacin de la direccin de la rutina de servicio de la interrupcin ( ISR, Interruption Service Routine), identificacin del origen de la interrupcin y gestin de prioridades de peticiones, ya que en un momento dado pueden existir varias peticiones de interrupcin sin haber sido atendidas. Un computador, por lo general, tiene conectados una gran variedad de dispositivos con poder de interrupcin, y la accin requerida depender de su causa. Es, por tanto, necesario identificar la causa o dispositivo que produjo la interrupcin. Uno de los principales problemas que se suele plantear es la gestin de interrupciones simultneas. Cuando se solicita una interrupcin, sta no se acepta hasta que la instruccin (o ciclo de bus) que est en ejecucin termine. Durante ese breve tiempo pueden haberse generado otras interrupciones, que requieren ser atendidas. El procedimiento de prioridad debe determinar qu instruccin se atiende primero. Bsicamente se suelen considerar cuatro tipos de soluciones al problema planteado: a. l) Gestin de prioridades centralizada por la propia CPU. Si slo hay un dispositivo por cada lnea de interrupcin, la CPU acepta la solicitud que llegue por la lnea de mayor prioridad. Los tres tipos de gestin de prioridades que se analizan a continuacin (a.2, a.3 y a.4) corresponden al caso en que varios dispositivos comparten una nica lnea. a.2) Gestin de prioridades centralizada en circuitos externos. En este caso se utilizan circuitos especiales externos a la CPU que resuelven por hardware el problema. Un circuito integrado utilizable para este cometido es el codificador con prioridad 74148.
Pgina: 6

TEMA 4: GESTIN DE ENTRADA Y SALIDA a.3) Gestin de prioridades por sondeo o consulta (pooling). La entrada/salida se controla por interrupcin, pero la rutina de servicio lanza un programa de sondeo para ver qu dispositivo solicit la interrupcin, anlogo al analizado en la tcnica de E/S por programacin. a.4) Gestin de prioridades por encadenamiento (daisy-chain). El diseo del sistema de interrupciones se hace de forma que tiene mayor prioridad el dispositivo que est elctricamente ms cercano a la CPU. Los distintos elementos del computador (CPU, mdulos de memoria, etc.) y controladores de perifricos, suelen insertarse en distintas ranuras del chasis del computador, y cada ranura tiene asociada una prioridad. La mayora de las familias de microprocesadores contienen circuitos integrados controladores de interrupciones para gestionar eficientemente las interrupciones; ste es el caso del Controlador de Interrupciones Programable PIC 8259 (Programmable Interrupt Controller). 1.3.3. CONTROL POR MEDIO DE CONTROLADOR DMA Debido a lo rutinario de la programacin de las operaciones de entrada/salida y a la gran frecuencia de su utilizacin, se ha ideado la tcnica de acceso directo a memoria (DMA: Direct Access Memory) que permite descargar a la CPU de las operaciones ms elementales de E/S, y que implica la utilizacin de circuitos especializados (controladores DMA o CDMA). El CDMA acta como controlador del bus y supervisa las transferencias de informacin entre memoria principal y uno o ms controladores de E/S, sin intervencin directa de la CPU, salvo en la inicializacin y final. Tanto en los casos de E/S programadas como controladas por interrupcin, debe ejecutarse por la CPU una rutina gestora del perifrico que controla minuciosamente la operacin de entrada/salida; la ejecucin de estas instrucciones es muy frecuente y consume un considerable tiempo de CPU. El controlador DMA persigue resolver este problema y con l se pueden lograr velocidades de transferencia slo limitadas por la velocidad de los buses y los tiempos de acceso a memoria y al perifrico. Este incremento de la velocidad es posible ya que la mayora de los pasos para efectuar una E/S se realizan por hardware: mantenimiento de la direccin de memoria a acceder en un contador especializado, etc. y es especialmente notable cuando se transfieren bloques de informacin entre memoria principal y un perifrico y viceversa. Pinsese que sta es la situacin ms corriente cuando se trata de perifricos rpidos (en un disco, por ejemplo, la cantidad mnima de transferencia de informacin corresponde a una unidad de asignacin o cluster, que puede ser del orden de 512 a 4096 bytes). Cuando va a actuar el CDMA, la CPU le cede el control del bus del sistema (salvo algunas lneas del sub-bus de control) encargndose aquel de generar tanto las direcciones de memoria y del dispositivo implicado en la transferencia, como las seales de control (IO /M, R / W) necesarias para llevar a buen trmino las mismas. En definitiva, el CDMA acta como controlador o maestro del bus del sistema. Una vez inicializado el CDMA, cada transferencia de palabra de datos se realiza en slo un ciclo de escritura (o lectura) de memoria (uno o pocos ciclos de reloj). Por contra,
Pgina: 7

TEMA 4: GESTIN DE ENTRADA Y SALIDA como se ha indicado anteriormente, una E/S programada o realizada con una rutina de servicio de interrupcin (ISR) necesita la ejecucin de varias instrucciones (numerosos ciclos de reloj). La tcnica DMA se utiliza principalmente con perifricos rpidos, tales como discos, controladores grficos, impresoras de alta velocidad, sistemas de adquisicin de datos, etc. El CDMA contiene al menos los siguientes registros: AR: WR: CR: registro que contiene la direccin de memoria implicada en la operacin de entrada o salida. contador que contiene el nmero de palabras de datos que quedan por transferir. registro de control y estado; contiene informacin tal como sentido de la transferencia (transferencia desde o hacia el dispositivo), estado de error o correcto de la transferencia, etc.

Estos registros pueden ser escritos y ledos desde programa, de forma que actan como tres puertos ms del computador. La inicializacin del CDMA suele hacerse con una rutina que escribe en AR la direccin inicial de memoria donde se encuentra el bloque a transferir, en WR el tamao del bloque y en CR la direccin de la transferencia. Cuando el dispositivo de E/S requiere la actuacin del CDMA activa la seal DREQ (peticin por el dispositivo de E/S). Al recibir el CDMA esta seal, genera una peticin del bus a la CPU (activa HRQ) y cuando recibe la conformidad (HLDA) genera, para el dispositivo de E/S, la seal DACK (aceptacin al dispositivo). En est situacin se efectuara la transferencia de datos entre dispositivo y memoria a travs del bus del sistema. Obsrvese que los datos a transferir no tienen por qu pasar a travs del CDMA, si se hace as se tiene una ralentizacin de la transferencia, sino que pueden llevarse directamente, a travs del bus del sistema, de memoria a perifrico, o viceversa. El controlador va proporcionando las seales de control de las transferencias y las direcciones de memoria involucradas en las mismas (que mantiene en AR). Al realizar cada transferencia se decrementa en 1 el valor de WR, y cuando llega a cero, el CDMA solicita una interrupcin a la CPU a travs de la lnea EOP (fin de proceso). La subrutina que atiende esta interrupcin lee el puerto CR (registro de estado) para comprobar si la transferencia se ha efectuado correctamente. Hay cuatro mtodos o formas bsicas de realizar el acceso directo a memoria: 1. Transferencia de bloques o parada de la CPU Se transmite una secuencia de palabras de datos (un bloque) en forma de rfaga continua. El CDMA toma el control del bus durante todo el perodo que dura la transferencia de datos (hasta que WR = 0). La CPU, por tanto, no tiene acceso al bus hasta que la transferencia termina, lo que obliga a esperar intervalos de tiempo que pueden llegar a ser largos. Ntese que aunque la CPU queda paralizada, la transferencia del bloque se hace ms rpidamente que si no existiese CDMA: el dato va directamente de memoria a perifrico o viceversa -, sin necesidad de pasar por el acumulador de la CPU u otro registro intermedio.
Pgina: 8

TEMA 4: GESTIN DE ENTRADA Y SALIDA 2. Transferencia con robo de ciclo La transferencia de un bloque se realiza de dato en dato. El CDMA de vez en cuando roba a la CPU uno o varios ciclos mquina durante los cuales utiliza el bus para transferir una palabra del bloque. La CPU utiliza el bus durante los ciclos no robados. Un robo de ciclo puede aceptarse en mitad de una instruccin. El robo de ciclo hace que la duracin efectiva de las instrucciones sea mayor. 3. DMA transparente La transferencia se realiza tambin palabra a palabra, pero sin interrumpir la ejecucin del programa ejecutado por la CPU. Para ello, el CDMA utiliza el bus del sistema slo en aquellos ciclos en que la CPU no lo utiliza, como pueden ser los ciclos de decodificacin del cdigo de operacin o en otros que slo se realizan operaciones internas (transferencias entre registros, operaciones aritmticas, etc.). El CDMA detecta los ciclos de no utilizacin del bus analizando las lneas de estado de la CPU. 4. DMA con sistemas multibus La mxima velocidad puede conseguirse utilizando memorias multipuerta, constituidas por varios bloques de memoria, cada uno de ellos con sus registros de direccin y de lectura/escritura correspondientes. De esta forma, simultneamente pueden conectarse tantos buses como puertas haya (un bus a cada una de las puertas). Tanto en la eleccin del mtodo de transferencia de entrada/salida, como en la eleccin del modo de control de DMA, debe llegarse a un compromiso entre: Velocidad de transferencia;

Velocidad de ejecucin del programa principal; Complejidad del hardware. Existen diversos circuitos integrados que actan como CDMA, tales como el 8257 y el 8237. Es usual en este tipo de circuitos que se puedan controlar simultneamente 4 operaciones DMA independientes. ESQUEMA RESUMEN 1. GESTIN DE ENTRADAS/SALIDAS Transferencias elementales de informacin Operaciones de entrada/salida 1.1. CONTROLADORES DE E/S. OBJETIVOS:

Seleccin o direccionamiento del perifrico

Pgina: 9

TEMA 4: GESTIN DE ENTRADA Y SALIDA

Almacenamiento temporal Sincronizacin Control del perifrico Conversin de datos Deteccin de errores Gestin de transmisin de bloques de informacin DIRECCIONAMIENTO DE PUERTOS DE ENTRADA Y SALIDA

1.2.

Disponer de instrucciones de E/S especficas No disponer de instrucciones especficas de E/S Ventajas e inconvenientes de las 2 opciones anteriores 1.3. TCNICAS DE TRANSFERENCIAS DE ENTRADA/SALIDA

1.3.1. CONTROL POR MEDIO DE E/S PROGRAMADA E/S programada sin consulta de estado o incondicional E/S programada con consulta de estado 1.3.2. CONTROL POR MEDIO DE INTERRUPCIONES Gestin de prioridades centralizada por la propia CPU Gestin de prioridades centralizada en circuitos externos Gestin de prioridades por sondeo o consulta Gestin de prioridades por encadenamiento

1.3.3. CONTROL POR MEDIO DE CONTROLADOR DMA Transferencia de bloques o parada de la CPU Transferencia con robo de ciclo DMA transparente DMA con sistemas multibus

Pgina: 10