a junta Basys2 es un diseo de circuitos y plataforma de implementacin que cualquiera puede utilizar para ganar experiencia en la construccin de circuitos

digitales reales. Construido alrededor de un campo de Xilinx Spartan-3E Programmable Gate Array y un Atmel AT90USB2 controlador USB, el consejo Basys2 ofrece completa de hardware, listos para usar adecuado para circuitos de alojamiento que van desde bsico dispositivos lgicos a los controladores complejos. Una gran coleccin de dispositivos integrados de E / S y todos circuitos de soporte FPGA requeridos se incluyen, as innumerables diseos se pueden crear sin la necesidad de ningn otro componente. Cuatro conectores de expansin estndar permiten diseos para crecer ms all de la junta Basys2 utilizando placas universales, el usuario diseado circuito tablas o Pmods (Pmods son baratos mdulos analgicos y digitales de E / S que ofrecen A / D Y D / A, controladores de motor, sensor insumos, y muchas otras caractersticas). Seales en los conectores de 6 pines estn protegidos contra Daos por ESD y cortocircuitos, garantizando una larga vida til en cualquier entorno. La Tablero Basys2 funciona a la perfeccin con todo versiones de las herramientas de Xilinx ISE, incluido el WebPack libre. Viene con un cable USB que proporciona potencia y una interfaz de programacin, por lo que no se requieren otras fuentes de alimentacin o cables de programacin. La junta Basys2 puede obtener energa y ser programado a travs de su puerto USB 2 de a bordo. Digilent es libremente programas disponibles Adept basado en PC detecta automticamente la tarjeta Basys2, ofrece una programacin transferencias de datos de interfaz de usuario para la FPGA y la Plataforma Flash ROM, y permite (vase www.digilentinc.com para ms informacin). La junta Basys2 est diseado para trabajar con el software libre ISE WebPack CAD de Xilinx. WebPack se puede utilizar para definir circuitos que utilizan esquemas o HDL, para simular y sintetizar circuitos y crear archivos de programacin. Webpack se puede descargar de forma gratuita en

www.xilinx.com/ise/. Las naves Basys2 mesa con un built-in self-test/demo almacenados en su ROM que se pueden utilizar para probar todo caractersticas de la placa. Para ejecutar la prueba, coloque el puente de modo (vase ms adelante) a la ROM y aplicar alimentacin de la placa. Si la prueba se borra de la memoria ROM, que se puede descargar y volver a instalar en cualquier momento. Ver www.digilentinc.com/Basys2 para el proyecto de prueba, as como documentacin adicional, diseos de referencia, y tutoriales

Power Board La junta Basys2 suele alimentado por un cable USB, pero una conector de la batera tambin se proporciona para que los suministros externos pueden ser utilizado. Para utilizar la alimentacin USB, simplemente conecte el cable USB. Para poder el Basys2 utilizando una fuente externa batera u otra, adjunte una 3.5VBatera 5.5V (u otra fuente de energa) a la 2-pin, 100-mil conector de la batera espacio (tres pilas AA en serie un buen 4.5 + / - voltios). Tensiones superiores a 5,5 V a cada potencia conector puede causar dao permanente. La energa de entrada se enruta a travs del interruptor de alimentacin (SW8) para los cuatro Conectores de expansin de 6 pines ya un Linear Technology LTC3545 regulador de voltaje. El LTC3545 produce el principal suministro de 3.3V para el tablero, y tambin impulsa reguladores secundarios para producir las tensiones de 2,5 V y 1,2 V requeridos por el FPGA. Total actual junta depende de FPGA de configuracin, frecuencia de reloj, y conexiones externas. En pruebas circuitos con aproximadamente 20 mil puertas enrutadas, una fuente de reloj de 50 MHz, y todos los LED iluminados, alrededor de 100 mA de la corriente se extrae de la fuente 1.2 V, 50 mA de la alimentacin 2,5 V y 50 mA de la alimentacin de 3.3V. Corriente requerida aumentar si los circuitos ms grandes se configuran en el FPGA, o si las juntas perifricas son adjunta. La junta Basys2 utiliza un PCB de cuatro capas, con las capas internas dedicadas a VCC y GND aviones.

El FPGA y el otro en el tablero de circuitos integrados tienen un gran complemento de los condensadores de bypass de cermica colocado tan cerca como sea posible a cada pin VCC, lo que resulta en una fuente de alimentacin muy limpio, de bajo ruido. Configuracin Tras el encendido, la FPGA en el tablero Basys2 debe configurarse antes de poder realizar cualquier utilidad funciones. Durante la configuracin, el archivo "poco" se transfiere a las clulas de memoria dentro de la FPGA para definir las funciones lgicas y las interconexiones de circuito. El software libre ISE / CAD WebPack de Xilinx puede puede utilizar para crear archivos de un bit de VHDL, Verilog, o archivos de origen esquema de base. Programa basado en PC de Digilent llamada Adept se puede utilizar para configurar el FPGA con cualquier archivo poco adecuado almacenada en el ordenador. Adept utiliza el cable USB para transferir un archivo de bits seleccionado de la PC a la FPGA (a travs del puerto de programacin JTAG del FPGA). Adept Tambin puede programar un archivo de bits en un bordo ROM no voltil llamada "plataforma Flash". Una vez programado, la Plataforma Flash puede automticamente transferir un archivo de bits almacenado a la FPGA en un evento de encendido o reinicio posterior si el Jumper de Modo (JP3) se establece en ROM. El FPGA permanecer configurado hasta que se restablece por un evento de apagado y encendido. La Plataforma Flash ROM mantendr un archivo de bits hasta que se reprograma, independientemente de los eventos del ciclo de alimentacin

Para la programacin Basys2, establezca el modo puente para PC y conecte el cable USB a la el tablero. Inicie el software de Adept, y esperar a que la FPGA y la plataforma Flash ROM para ser reconocido. Utilice el botn Examinar funcin para asociar el archivo. poco deseada con la FPGA, y / o el. archivo deseado con mcs la Plataforma Flash ROM. Haga clic en el dispositivo que desea programar, y seleccione el Funcin de "programa". El archivo de configuracin ser enviada a la FPGA o plataforma Flash,

y el software indicar si la programacin se ha realizado correctamente. El "Estado LED "LED (LD_8) tambin parpadea despus de la FPGA se ha configurado correctamente. Para ms informacin sobre el uso de Adept, Por favor, consulte la documentacin de Adept disponible en el sitio web Digilent. Osciladores La junta Basys2 incluye un oscilador principal, configurable por el usuario de silicio que produce 25 MHz, 50 MHz, o 100 MHz basado en la posicin del reloj seleccionar jumper en JP4. Inicialmente, este puente no est cargado y debe ser soldado en su lugar. Un conector para un segundo oscilador se proporciona en IC6 (toma IC6 puede adaptarse a cualquier oscilador CMOS 3.3V en un paquete DIP de tamao medio). La primaria y secundaria osciladores estn conectados a la entrada de reloj global clavijas en pin B8 y el pin M6 respectivamente. Ambas entradas de reloj pueden impulsar el sintetizador de reloj DLL en el Spartan 3E, lo que permite una amplia gama si las frecuencias internas, a partir de 4 veces la entrada frecuencia a cualquier divisor entero de la entrada frecuencia. El oscilador de silicio primario es flexible y barato, pero carece de la estabilidad de la frecuencia de un oscilador de cristal. Algunos circuitos que conducen a un Monitor VGA puede realizar una ligera mejora en la estabilidad de la imagen mediante el uso de un oscilador de cristal instalado en el zcalo IC6. Para estas aplicaciones, un 25 MHz (o 50 MHz) oscilador de cristal, disponibles de cualquier distribuidor catlogo, se recomienda (Ver por ejemplo el nmero de pieza SG-8002JF-PCC en www.digikey.com)

Usuario I / O Cuatro pulsadores y ocho interruptores deslizantes

se proporcionan para entradas del circuito. Pulsador entradas son normalmente bajos y conducido alta slo cuando se pulsa el botn pulsador. Interruptores deslizantes generan alta constante o bajos insumos en funcin de la posicin. Botones pulsadores e interruptores deslizantes tienen resistencias en serie para la proteccin contra cortocircuitos (se producira un cortocircuito si un pin de FPGA asignada a un pulsador o interruptor deslizante se defini como inadvertidamente una salida). Ocho LEDs y cuatro dgitos de siete pantalla LED de segmento se proporcionan para los salidas del circuito. nodos LED son accionados desde la FPGA a travs de limitador de corriente resistencias, por lo que se encienden cuando un '1 'lgico se escribe en el correspondiente FPGA pin. Un noveno LED se proporciona como un LED indicador de alimentacin y el LED dcimo (LD-D) se ilumina cada vez que el FPGA tiene sido programado con xito. Display de siete segmentos Cada uno de los cuatro dgitos del siete pantalla LED segmento se compone de siete segmentos LED dispuestos en una "figura 8 "patrn. LEDs segmento puede ser iluminado de forma individual, por lo que cualquiera de los 128 patrones se pueden mostrar en un dgito determinado iluminante Segmentos LED y dejando a los dems oscuro. De estos 128 patrones posibles, los diez que corresponde a los dgitos decimales son los ms tiles. Los nodos de los siete LEDs formando cada dgito estn unidos en un solo circuito de nodo comn nodo, pero los ctodos LED permanecen separados. Las seales comunes del nodo estn disponibles en cuatro "dgitos activar "las seales de entrada a la pantalla de 4 dgitos. Los ctodos de segmentos similares en las cuatro pantallas son conectados en siete nodos de circuitos marcados CA a travs de CG (as, por ejemplo, los cuatro ctodos "D" a partir de los cuatro dgitos se agrupan en un nico nodo de circuito denominado "CD"). Estos siete ctodo

seales estn disponibles como insumos para la pantalla de 4 dgitos. Este esquema de conexin de la seal crea un pantalla multiplexada, donde las seales de ctodo son comunes a todos los dgitos pero slo pueden iluminar los segmentos de la cifra correspondiente cuya seal nodo se afirma. Un circuito controlador de pantalla de escaneo se puede utilizar para mostrar un nmero de cuatro dgitos que aparece en esta pantalla. Este circuito conduce las seales de nodo y de ctodo patrones correspondientes de cada dgito en una repeticin, sucesin continua, a una tasa de actualizacin que es ms rpida que la respuesta del ojo humano. Cada dgito es iluminado slo una cuarta parte del tiempo, pero debido a que el ojo no puede percibir el oscurecimiento de un dgito antes de que se enciende de nuevo, el dgito que aparece iluminado continuamente. Si la actualizacin o la tasa de "refresh" se redujo a un punto dado (alrededor de 45 hertz), entonces la mayora de la gente comenzar a ver la pantalla parpadee

Para cada una de las cuatro dgitos que pueden aparecer brillante y continuamente iluminado, todo cuatro dgitos deben ser conducidos una vez cada 1 a 16 ms (para una frecuencia de refresco de 1 kHz a 60 Hz). Por ejemplo, en un 60Hz esquema de actualizacin, la pantalla completa hara se actualice una vez cada 16 ms, y cada dgito seran iluminados durante de el ciclo de actualizacin, o 4 ms. El controlador debe asegurar que el ctodo correcta patrn est presente cuando el seal de nodo correspondiente es accionado. Para ilustrar el proceso, si es AN1 afirm mientras CB y CC se afirman, a continuacin, un "1" se mostrar en la posicin del dgito 1. Entonces, si es AN2 afirm mientras CA, CB y CC se afirman, entonces un "7" se mostrar en la posicin del dgito 2. Si A1 y

CB, CC son impulsados por 4 ms, y luego A2 y CA, CB, CC son impulsados por 4 ms en un sin fin seguidas, la pantalla mostrar "17" en los dos primeros dgitos. La Figura 8 muestra un ejemplo de temporizacin diagrama para un controlador de siete segmentos de cuatro dgitos. Puerto PS / 2 El conector mini-DIN de 6 pines puede alojar a un ratn PS / 2 o el teclado. El conector PS / 2 es suministrado con 5VDC. Tanto el ratn como el teclado usan un bus serial de dos hilos (reloj y datos) para comunicarse con un host dispositivo. Tanto el uso de palabras de 11 bits que incluyen una marcha, paro y bit de paridad impar, pero los paquetes de datos son organizada de manera diferente, y la interfaz de teclado permite transferencias de datos bidireccionales (por lo que el anfitrin dispositivo se iluminarn los LED de estado en el teclado). Horarios de autobuses se muestran en la figura. Las seales de reloj y de datos slo se accionan cuando se producen las transferencias de datos, y de lo contrario, se llevan a cabo en el estado "inactivo" a 1 "lgico. Los horarios se definen los requisitos de seal para las comunicaciones del ratn a host y las comunicaciones bi-direccionales del teclado. Un circuito de interfaz PS / 2 puede ser implementado en el FPGA para crear una interfaz de teclado o ratn

Teclado El teclado utiliza controladores de colector abierto para que el teclado o un dispositivo host conectado puede conducir el bus de dos hilos (si el dispositivo de acogida no enviar los datos a el teclado, el host puede utilizar slo de entrada de los puertos). Teclados estilo PS2 utilizan cdigos de anlisis para comunicar los datos de pulsacin de teclas. Cada tecla tiene asignado un cdigo que se enva cada vez que se pulsa la tecla, y si el se mantiene pulsado, se enviar el cdigo de exploracin repetidamente una vez cada 100 ms. Cuando una tecla es puesto en libertad, un "F0" cdigo de la llave-up es enviado, seguido por el escanear el cdigo de la llave en libertad. Si una llave puede ser "desplazado" para producir un nuevo personaje (como un capital

carta), entonces un cambio de carcter se enva adems del cdigo de exploracin, y el host debe determinar qu De caracteres ASCII de usar. Algunas claves, llamadas teclas extendidas, enve un "E0" delante del cdigo de exploracin (y pueden enviar ms de un cdigo de exploracin). Cuando se suelta una tecla extendida, un "E0 F0" key-up cdigo es enviado, seguido por el cdigo de exploracin. Escanear cdigos para la mayora de las teclas se muestran en la figura. Un host dispositivo tambin puede enviar datos al teclado. A continuacin se muestra una breve lista de algunos comandos comunes de una serie puede enviar. ED Set Num Lock, Caps Lock y Scroll Lock LEDs. Teclado devuelve "FA" despus de recibir "ED", entonces host enva un byte para establecer el estado del LED: Bit 0 establece Scroll Lock, bit 1 establece Num Lock, y Bit 2 establece bloqueo de maysculas. Se ignoran los bits 3 a 7. EE Echo (test). Teclado devuelve "EE" despus de recibir "EE". F3 Establecer cdigo de exploracin velocidad de repeticin. Teclado devuelve "F3" en la recepcin de "FA", entonces host enva segundo byte para ajustar la velocidad de repeticin. FE Enviar de nuevo. "FE" dirige teclado para volver a enviar el cdigo de exploracin ms reciente. FF Restablecer. Restablece el teclado. El teclado puede enviar datos al host cuando tanto las lneas de datos y reloj son altos (o inactivo). Dado que el anfitrin es el "maestro del bus", el teclado debe comprobar para ver si el host est enviando datos antes de conducir el autobs. Para facilitar esto, la lnea de reloj se utiliza como un "claro para enviar" seales. Si el host tira de la lnea de bajo del reloj, el teclado no tiene que enviar los datos hasta que se libere el reloj. El teclado enva datos al host en palabras de 11 bits que contienen un bit de inicio '0 ', seguido de 8 bits de cdigo de exploracin (LSB primero), seguido por un bit de paridad impar y termin con un 1 bit de parada. El teclado

genera 11 transiciones del reloj (en torno al 20 - 30 KHz) cuando se envan los datos, y los datos son vlidos en el bajada del reloj

Ratn El ratn da salida a una seal de reloj y de datos cuando se mueve, de lo contrario, estas seales se mantienen en la lgica '1 '. Cada vez que se mueve el ratn, tres palabras de 11 bits se envan desde el ratn al dispositivo host. Cada una de las palabras de 11 bits contiene un bit '0 'comienzo, seguido por 8 bits de datos (LSB primero), seguido por una bit de paridad impar, y termin con un 1 bit de parada. Por lo tanto, cada transmisin de datos contiene 33 bits, donde los bits 0, 11 y 22 son '0 'bits de inicio, y los bits 11, 21 y 33 son '1' bits de parada. Los tres campos de datos de 8 bits contener datos de movimiento como se muestra en la figura anterior. Datos vlidos en el flanco de bajada del reloj, y el periodo de reloj es de 20 a 30KHz. El ratn se asume un sistema de coordenadas relativo en el que se mueve el ratn hacia la derecha genera un nmero positivo en el campo X, y movindose hacia la izquierda genera un nmero negativo. Del mismo modo, moviendo el ratn hacia arriba genera un nmero positivo en el campo Y, y se extiende hacia representa un negativo nmero (los bits XS YS y en el byte de estado son los bits de signo - un '1 'indica un nmero negativo). La magnitud de los nmeros de X e Y representan la tasa de movimiento del ratn - cuanto mayor sea el nmero, ms rpido se est moviendo el ratn (los bits XV y YV en el byte de estado se desborde el movimiento Se ha producido un '1 'significa desbordamiento) - indicadores. Si el ratn se mueve constantemente, la de 33 bits transmisiones se repiten cada 50 ms o menos. Los campos L y R en el byte de estado indican izquierda y Botn derecho prensas (un '1 'indica que se presiona el botn)

Puerto VGA

La junta Basys2 utiliza 10 seales FPGA crear un puerto VGA con color de 8 bits y los dos seales de sincronizacin estndar (HS - Sync Horizontal, y VS - Sincronizacin vertical). Las seales de color utilizan Circuitos de resistencias divisoras-que trabajan en conjunto con la resistencia de terminacin de 75 ohmios del Pantalla VGA para crear ocho niveles de seal en la seales VGA color rojo y verde, y cuatro en azul (El ojo humano es menos sensible a los niveles de color azul). Este circuito, que se muestra en la figura 13, produce vdeo seales de color que procedan en incrementos iguales entre 0 V (completamente apagado) y 0,7 V (completamente activado). La circuito controlador de vdeo se debe crear en el FPGA para impulsar las seales de sincronizacin y el color con la sincronizacin correcta con el fin de producir un trabajo sistema de visualizacin. VGA de temporizacin del sistema Cadencia de las seales VGA se especifican, publicados, derechos de autor y vendido por la organizacin VESA (Www.vesa.org). El sistema de VGA siguiente informacin de temporizacin se proporciona como un ejemplo de cmo un monitor VGA puede ser conducido en 640 por El modo 480. Para obtener informacin ms precisa, o para informacin sobre otras frecuencias VGA, consulte la documentacin disponible en el sitio web de VESA. Pantallas VGA CRT-basados utilizan haces de electrones en movimiento de amplitud modulada (o rayos catdicos) para mostrar la informacin en una pantalla recubierta de fsforo. Pantallas LCD utilizan una serie de interruptores que pueden imponer una tensin a travs de una pequea cantidad de cristal lquido, cambiando de este modo la luz a travs de permitividad el cristal sobre una base de pxel por pxel. Aunque la siguiente descripcin se limita a las pantallas CRT, LCD pantallas han evolucionado para utilizar la misma seal tiempos como las pantallas CRT (por lo que las "seales" discusin a continuacin se refiere a los dos tubos de rayos catdicos y LCD). Monitores CRT de color utilizan tres electrones vigas (uno para el rojo, uno para el azul, y uno para verde) para excitar el fsforo que recubre el lado interior del extremo de la presentacin de un ctodo tubo de rayos (ver ilustracin). Los haces de electrones

emanar de "caones de electrones", que son ctodos calientes finamente puntas colocadas en estrecha proximidad a una carga positiva placa anular denomina una "red". La electrosttica fuerza impuesta por la red de tira de rayos electrones energizados de los ctodos, y esos rayos son alimentados por la corriente que fluye en los ctodos. Estos rayos son partculas aceleraron inicialmente hacia la rejilla, pero pronto caer bajo la influencia de la muy mayor fuerza electrosttica que resulta de la superficie de la pantalla recubierta de fsforo total de la CRT siendo cargada a 20 kV (o ms). Los rayos son enfocado a un haz fino de radiacin a medida que pasan a travs del centro de las rejillas, y luego se aceleran a impacto en la superficie de la pantalla recubierta de fsforo. La superficie de fsforo brilla intensamente el impacto punto, y sigue encendido por varios cientos de microsegundos despus de quitar la viga. La mayor es la corriente alimentada en el ctodo, ms brillante que el fsforo se iluminar. Entre la rejilla y la superficie de la pantalla, el haz pasa a travs del cuello del CRT donde dos bobinas de alambre producen campos electromagnticos ortogonales. Debido a que los rayos catdicos se componen de partculas cargadas (electrones), que pueden ser desviadas por estos campos magnticos. Formas de onda de corriente son pasado a travs de las bobinas para producir campos magnticos que interactan con los rayos catdicos y causar transversal a la superficie de la pantalla en un patrn "trama", horizontalmente de izquierda a derecha y verticalmente de arriba a abajo. Como el rayo catdico se mueve sobre la superficie de la pantalla, la corriente enviada a la caones de electrones puede ser aumentado o disminuido para cambiar el brillo de la pantalla en el ctodo punto de impacto del rayo. La informacin slo se muestra cuando el haz se mueve en la direccin "hacia adelante" (de izquierda a derecha y de arriba hacia abajo), y no durante el tiempo que el haz se restablece de nuevo al borde izquierdo o superior de la pantalla. Mucho

por lo tanto, el tiempo de visualizacin de potencial se pierde en perodos "ciegos" cuando el haz se pone a cero y estabilizado para comenzar un nuevo pase de visualizacin horizontal o vertical. El tamao de los haces, la frecuencia a la el cual el haz puede ser rastreado a travs de la pantalla, y la frecuencia a la que el haz de electrones puede ser modulada determinar la resolucin de pantalla. Pantallas VGA moderno con capacidad diferente resoluciones, y un controlador de VGA Circuito dicta la resolucin produccin de seales de temporizacin para controlar el patrones de trama. El responsable del tratamiento producir impulsos de sincronizacin a 3.3V (O 5 V) para ajustar la frecuencia a la que los flujos de corriente a travs de la deflexin bobinas, y debe asegurarse de que el vdeo los datos se aplica a los caones de electrones en la hora correcta. Raster vdeo muestra definir un nmero de "lneas" que se corresponde con el nmero de horizontal pasa el ctodo hace sobre el rea de visualizacin, y un nmero de "Columnas" que corresponde a un rea en cada fila que se asigna a uno "Elemento de imagen" o pxel. Tpico pantallas utilizan 240-1200 filas y 320 a 1600 columnas. La tamao total de una pantalla y el nmero de filas y columnas determina el tamao de cada pxel. Los datos de vdeo normalmente proviene de una memoria de vdeo de actualizacin, con uno o ms bytes asignados a cada pxel ubicacin (la Basys2 utiliza tres bits por pxel). El controlador debe indexar en la memoria de vdeo que el movimiento vigas a travs de la pantalla, y recuperar y aplicar los datos de vdeo a la pantalla precisamente en el momento del electrn haz se mueve a travs de un pxel dado. Un circuito controlador de VGA debe generar el SA y VS horarios seales y coordenadas

la entrega de datos de vdeo basado en el pxel reloj. El reloj de pxel define el tiempo disponible para mostrar un pxel de informacin. La seal VS define el "refresh" frecuencia de la pantalla, o la frecuencia a la que es toda la informacin en la pantalla vuelve a dibujar. La frecuencia mnima de actualizacin es una funcin de fsforo y de la pantalla la intensidad del haz de electrones, con la prctica frecuencias de actualizacin que caen en el 50 Hz a Rango de 120Hz. El nmero de lneas que se aparece con una frecuencia de refresco dado define la frecuencia horizontal "retroceso". Para un 640 pxeles por pantalla 480-seguidos con un 25 MHz de reloj de pxeles y 60 + /-1Hz actualizacin, la cadencia de las seales que aparecen en la tabla de la derecha pueden ser derivados. Tiempos para el ancho de pulso de sincronizacin y los intervalos de porche delantero y trasero (intervalos de porche son los tiempos pre-y post-sincronizacin de pulso durante el cual no se puede mostrar la informacin) se basan en observaciones tomadas de pantallas VGA reales. Un circuito controlador VGA decodifica la salida de un contador horizontal de sincronizacin impulsado por el reloj de pxeles a generar cadencia de las seales del SA. Este contador se puede utilizar para localizar cualquier ubicacin de pxel en una fila dada. Del mismo modo, la salida de un contador de sincronizacin vertical que se incrementa con cada SA pulso se puede utilizar para generar las temporizaciones de seal VS, y este contador se puede utilizar para localizar cualquier fila dada. Estos dos contadores se ejecutan continuamente se pueden utilizar para formar una direccin en la RAM de vdeo. No hay relacin de tiempo entre el inicio del SA pulso y el inicio de la VS pulso se especifica, por lo que el diseador puede ponga los objetos para formar fcilmente las direcciones de RAM de vdeo, o para minimizar la lgica de decodificacin para la sincronizacin la generacin de impulsos Conectores de expansin (cabeceras de 6 pines) La junta Basys2 proporciona cuatro de 6 pines conectores para mdulos perifricos. Cada conector establece Vdd, GND, y cuatro FPGA nica seales. Varias placas de mdulo de 6 pines que pueden

adjuntar a este conector estn disponibles en Digilent, incluyendo convertidores A / D, el altavoz amplificadores, micrfonos, amplificadores H-puente, etc Por favor, consulte www.digilentinc.com para ms informacin. FPGA Pin Definiciones La siguiente tabla muestra todas las definiciones de pines para el Spartan-3E en el tablero Basys2. Pins en gris cajas no estn disponibles para el usuario Clave de color tabla FPGA pin definicin Gris No disponible para el usuario Verde Los dispositivos de usuario de E / S Amarillo Puertos de datos Bronceado Seales del conector PMod Azul Seales USB Construido en Self Test La junta Basys2 viene precargado con un proyecto de prueba / demostracin auto sencillo almacenado en su ROM. El proyecto de demostracin (disponible en la pgina web) muestra cmo las herramientas CAD conectar seales FPGA Xilinx a Basys2 circuitos. Dado que el proyecto se almacena en la ROM, sino que tambin se puede utilizar para comprobar las funciones de mesa. A ejecutar la demostracin, ajuste la ROM / puente USB (JP3) a ROM y aplicar alimentacin a la placa, el siete display segmento mostrar contar dgitos, los interruptores se encienden los LEDs individuales, los botones apague dgitos individuales en la pantalla de siete segmentos y un patrn de prueba se conduce en el puerto VGA. Si el auto test no es residente en la Plataforma Flash ROM, que puede ser programado en la FPGA o recargado en la ROM con el software de programacin Adept.