Circuitos Seqenciais

Em um circuito combinacional, a sada depende apenas de uma combinao das

entradas, enquanto que em um circuito seqencial, a sada depende, alm de uma
combinao das entradas, de uma combinao das variveis de estado do sistema,
ou seja, de variveis que identifiquem o estado em que o sistema se encontrava,

Bem, isso significa que, para obter-se o prximo estado do sistema (circuito
seqencial), necessrio lembrar-se do estado atual (em outras palavras, o
caminho que me leva sala depende do lugar na casa onde estou). Significa que
o sistema necessita possuir memorizar o estado atual para alcanar o estado
seguinte. A lio disso que o circuito seqencial necessita de elementos de
memria.
Latch. A forma mais bsica de implementar-se um circuito lgico de memria
conhecida como latch, que significa, em portugus, trinco, ferrolho. Sua
arquitetura composta de duas portas lgicas inversoras, possuindo duas sadas: a
varivel lgica Q e o seu complemento lgico,

Note que, se voc impe nvel lgico alto (1) em Q, seu complemento vai para o
nvel lgico baixo (0). Esse estado (Q = 0) permanecer at que voc imponha nvel
lgico baixo a Q. ou no um dispositivo de memria? Evidentemente, o latch s
consegue armazenar um nico bit. Se voc precisar armazenar palavra de mais de
um bit, voc precisar de um latch para cada bit (por exemplo, uma palavra de 32
bits precisa de um dispositivo de memria de 32 latchs para ser armazenada).
Latch-SR. Pode-se, tambm, construir um latch com outras portas lgicas (OR e
AND), e, de quebra, ainda pode-se disponibilizar entradas para o latch. Um latch
construdo dessa forma chamado LATCH-SR. Veja o latch-SR construdo com
porta NAND:

Latch-SR com portas NAND Tabela Caracterstica

S R Qt+1 Prximo estado
0 0 ?

Estado no usado

0 1 1

Estado SET

1 0 0

Estado RESET

1 1 Qt

Mantm o estado atual

Note que este Latch-SR possui duas portas NAND entrelaadas com duas entradas,
S e R. Tambm possui duas sadas, uma denominada Q, e a outra sendo o
complemento de Q. Independentemente dos valores lgicos atribudos a S e a R,
estas variveis so referncias aos valores da varivel de estado do Latch-SR. Em
primeiro lugar, especifica-se o estado do Latch-SR atravs do par Q e seu
complemento,
A outra implementao de latch com duas entradas faz uso de portas NOR,
Latch-SR com portas NOR Tabela Caracterstica
S R Qt+1 Prximo estado
0 0 Qt

Mantm o estado atual

0 1 1

Estado SET

1 0 0

Estado RESET

1 1 ?

Estado no usado

Note que a diferena entre as duas implementaes est na combinao SR que leva
ao estado indefinido. claro que o aparecimento de estado indefinido representa
uma desvantagem dos Latches-SR. Um avano possvel na direao da eliminao
desse problema a incluso de um terceira entrada de controle, C. Seu diagrama
lgico com a respectiva tabela caracterstica so dados por,
Latch-SR com entrada de controle
Tabela Caracterstica
C S R Prximo estado
0 X X Mantm o estado atual
1 0 0 Mantm o estado atual
1 0 1 0
1 1 0 1
1 1 1 Estado no usado
Esta entrada de controle "habilita" o latch; usada para restringir entradas que
possam afetar o estado do latch.

Latch tipo D

Tabela Caracterstica

D D Prximo estado
0 X Mantm o estado atual
1 0 0
1 1 1

Vamos considerar o flip-flop RS bsico, construdo a partir de portas NE e

inversores.

Notamos que estes elos de realimentao fazem com que as sadas sejam injetadas
juntamente com as variveis de entrada, ficando claro, ento, que os estados que as
sadas iro assumir dependero de ambas. A entrada S denominada Set, pois
quando acionada (nvel 1), passa a sada para 1 (estabelece ou fixa1), e a entrada R
denominada Reset, pois quando acionada (nvel 1), passa a sada para 0
(recompe ou zera o flip-flop). Estes termos so muito usuais na rea de eletrnica
digital, sendo provenientes do idioma ingls. Este circuito ir mudar de estado
apenas no instante em que mudam as variveis de entrada.
Flip-Flop RS com Entrada Clock
O flip-flop RS pode ser controlado por uma sequencia de pulsos de clock, bastando
para isso, substituirmos os inversores por portas NE, e s outras entradas destas
portas, conectarmos o clock.

No circuito da figura 1, quando a entrada do clock for igual a 0 o flip-flop ir

permanecer no seu estado, mesmo que variem as entradas S e R. A partir de uma
anlise do circuito, podemos concluir que para clock=0, as sadas das portas NE de

entrada sero sempre iguais a 1, independentemente dos valores assumidos por S e

R. Quando a entrada clock assumir valor 1, o circuito ir comportar-se como um
flip-flop RS bsico, pois as portas NE de entrada funcionaro como os inversores
do circuito RS bsico.
De maneira geral podemos concluir que o circuito ir funcionar quando a entrada
do clock assumir valor 1 e manter travada esta sada quando a entrada clock passar
para 0.
Flip-Flop JK
At agora temos evitado fazer S e R tal que S = R = 1, pois tal procedimento
tentaria ajustar (set) e reajustar (reset) do flip-flop ao mesmo tempo, e o resultado
seria ambguo. Vamos modificar o flip-flop para permitir S = R = 1 e observaremos
que o flip-flop modificado possui a propriedade que, quando S = R = 1, ele chaveia,
isto , muda de estado a cada transio de gatilho do relgio. A modificao
consiste em prover terminais adicionais nas portas de entrada e fazer ligaes entre
as sadas e as entradas conforme mostrado na figura abaixo
O flip-flop JK nada mais que um flip-flop RS realimentado da maneira mostrada
na figura 1. O terminal de dados anteriormente chamado S , agora, chamado J, e o
terminal de dados R chamado K.

Na ausncia desta modificao, os nveis lgicos em S e R; dirigiam o sinal de

relgio, isto , dependendo de S e R, uma ou outra das portas de entrada lA e lB era
habilitada e o relgio ajustava ou reajustava (set ou reset) o flip-flop. A razo da
modificao fazer com que a direo do sinal de relgio seja determinada no s
por S e R, mas tambm pelo estado do flip-flop.
O flip-flop JK uma configurao em que a sada de um flip-flop ligada entrada
de um flip-flop. Neste caso acontece que a sada e a entrada pertencem ao mesmo
flip-flop. Mesmo assim j observamos que quando tal conexo feita no devemos
usar latches transparentes.

Flip-Flop JK Mestre Escravo

A tabela verdade exatamente a mesma que a do FF JK comum. A nica

diferena est no funcionamento interno do circuito, que neste caso sempre funcionar
por borda de transio de CLK. um circuito bastante usado comercialmente. Pode
possuir alm das entradas mencionadas as entradas PR (PRESET) e CLR (CLEAR).
Flip-Flop Tipo T

Este flip-flop obtido a partir de um JK com as entradas J e K curto-circuitadas,

logo quando J assumir valor 1, K tambm assumir valor 1, e quando J assumir
valor 0, K tambm assumir valor 0. Obviamente, no caso desta ligao, no iro
ocorrer nunca entradas como: J = 0 e K = 1; J = 1 e K = 0.
Devido ao fato de o flip-flop tipo T, com a entrada T igual a 1, complementar a
sada (Qa ) a cada descida de clock, este ser utilizado como clula principal dos
contadores assncronos que sero estudados adiante. A sigla T vem de Toggle
(comutado). O flip-flop tipo T, no encontrado na srie de circuitos integrados
comerciais, sendo na prtica montado partir de um JK, conforme j visto.

Flip-Flop tipo D
obtido a partir de um flip-flop JK com a entrada K invertida (por inversor) em
relao a J. Logo, neste flip-flop, teremos as seguintes entradas possveis: J = 0 e
K = 1; J = 1 e K = 0. Obviamente, no iro ocorrer os casos: J = 0 e K = 0; J = 1 e
K = 1. A figura 1 mostra como este obtido e seu bloco representativo.

Pela capacidade de passar para a sada (Of) e armazenar o dado aplicado na entrada
D, este flip-flop ser empregado como clula de registradores do deslocamento e
outros sistemas de memria. A sigla D vem de Data (dado), termo original em
ingls.