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The rest of the paper is organized as follows: Section II introduces a brief description of
IRIG b decoder. The digital structure is described in section III. The simulations and real
results are discussed in Section IV; finally, Section V shows the conclusions
IRIG-B code is a serial time code of one frame per sec. which velocity is 100Bits/m, and
the code is pulse width. It has three kinds of code elements which are P, H, L and their
pulse width are 8ms, 5ms, 2ms respectively. The first frame of IRIG-B code is composed
by position flag (p code) and reference element code (p code). The flow code contains time
information about data, hour, minute, second and control information. Time information
uses BCD to express, Back of time information there have 27Bit control code and 17 bit
second information, The 17 bit second information shows seconds started from 00:00:00
today. The figure1 show the information codification.
Donde se puede distinguir al inicio de la trama debemos tener dos bits de marca (P), para
poder saber que a trama de bits empieza. Despus los primeros 8 bits son para la
decodificacin de los segundos donde dependiendo de la posicin que ocupe y si es un uno
o un cero se puede expresar directamente en BCD o se puede multiplicar por sus pesos para
realizar otro tipo de decodificacin. Enseguida existe otro bit de marca para dar inicio a los
8 bits que decodifican los minutos, donde en esta trama existen dos bits que no se les da uso
para la decodificacin de los minutos. Paso siguiente se encuentra otro bit de marca para
dar paso a la decodificacin de horas y as dependiendo del nmero de bits se decodifican
los das, el ao y al final como ya se mencion existen bits de control y para milsimas de
segundo.
el comparador dependiendo el tiempo que dure arriba la seal anterior decide si se trata de
un uno un cero o una bandera de marca. La FSM1, le indica al Contador en que momento
cuenta en que momento mantiene el dato y en que momento debe ser limpiado.
A la salida del comparador los que son unos y ceros se almacenan en un registro de
desplazamiento a la derecho y solo guarda el dato dependiendo la habilitacin que proviene
de la FSM1, y as hasta juntar los 100 bits provenientes del protocolo por Segundo, una vez
que se tiene la sealizacin de que se a cumplido la transmisin de los cien bits, se carga el
dato en un registro y de aqu se realiza la multiplicacin de los pesos y se despliega en la
LCD, obteniendo aqu la fecha y la hora.
Donde se puede distinguir al inicio de la trama debemos tener dos bits de marca (P), para
poder saber que a trama de bits empieza. Despus los primeros 8 bits son para la
decodificacin de los segundos donde dependiendo de la posicin que ocupe y si es un uno
o un cero se puede expresar directamente en BCD o se puede multiplicar por sus pesos para
realizar otro tipo de decodificacin. Enseguida existe otro bit de marca para dar inicio a los
8 bits que decodifican los minutos, donde en esta trama existen dos bits que no se les da uso
para la decodificacin de los minutos. Paso siguiente se encuentra otro bit de marca para
dar paso a la decodificacin de horas y as dependiendo del nmero de bits se decodifican
los das, el ao y al final como ya se mencion existen bits de control y para milsimas de
segundo.
El Segundo registro de desplazamiento nicamente es para detectar los dos bit de marca
juntos para poder cerciorarse de que los datos que vamos a estar guardando en los registros
anteriores son los correctos y que no estamos tomando datos a la mitad de un proceso. El
Contador cien solo nos da la seal de cuando se han transmitido cien datos ya sean ceros,
unos o bits de marca.
IV. Simulations and real results
Para corroborar que la arquitectura propuesta esta correcta se pas a realizar una puesta de
experimento, Fig.4. Sintetizando en quartus la descripcin en vhdl de la arquitectura digital
del IRIG-B, una vez sintetizada se carg a la tarjeta DE2-115 de terasic, de igual manera se
trabaj con el clock synchronized satellite of Schweitzer brand Engineering Laboratories
(SEL)
Para comprobar que los resultados son correctos, se realiz la simulacin de cada uno de
los componentes de manera individual mostrando un correcto funcionamiento, el siguiente
paso fue realizar la sntesis del archivo de ms alta jerarqua el cual est representado por la
siguiente figura 3, donde solo se tiene la entrada proveniente del GPS, la salida de los datos
que posteriormente se desplegaran a la LCD y lo que es el PPS.