Tema6 CircuitosSecuencialesSincronos

Circuitos Electrnicos Digitales
Anlisis y diseo de circuitos

secuenciales
Departamento de Tecnologa Electrnica Universidad de Sevilla
Contenidos
1.Introduccin
2.Biestables
3.Mquinas de estados finitos y circuitos
secuenciales sncronos (CSS)
4.Diseo de CSS
5.Anlisis de CSS
Introduccin
Disear un sistema de control de una puerta de

garaje con dos pulsadores (no interruptores) situados
a cierta distancia:
x: abre la puerta
y: cierra la pueta
abrir (x)
puerta (z)
cerrar (y)
Introduccin
Muchos problemas prcticos no pueden resolverse

slo mediante definicin de funciones de
conmutacin.
Se necesita que la accin del sistema tenga en
cuenta las entradas y el estado del sistema.
Para almacenar un estado son necesarios nuevos
elementos de circuito: elementos de memoria.
En este tema
Elementos de memoria (biestables).

Concepto de estado y de circuito secuencial.
Tcnicas de diseo y anlisis de circuitos secuenciales.
Biestables
Introduccin
Biestables
Introduccin
Biestable SR asncrono
Biestables sncronos. Seal de reloj
Otros biestables sncronos
Entradas asncronas de los biestables
Consideraciones temporales
Mquinas de estados finitos y circuitos secuenciales

sncronos (CSS)
Diseo de CSS
Anlisis de CSS
Biestables
Los biestables son circuitos electrnicos que pueden

asumir uno de dos estados estables que muestran en
sus salidas
Son el elemento bsico de los dispositivos de
memoria
Poseen una o ms entradas de control que hacen
que conmute entre ambos estados estables
Con n biestables se pueden recordar 2n estados
Biestable SR. Representacin formal

Smbolos
Diagrama de estados
SR=10
S
R
SR=0x
SR=x0
q=0
q=1
SR=01
Tabla de estados
Tabla de excitacin
SR
00
q
01
11
10
qQ
SR
00
0x
01
10
10
01
11
x0
0
1
Biestables sncronos
En circuitos reales con miles (o millones) de biestables es

muy til que todos cambien de estado a la vez:
simplificacin del proceso de diseo.
Los cambios de estado se producen sincronizados con
una seal de reloj (CK)
Tipos de sincronizacin:
Por nivel: cuando CK tiene un valor determinado, alto (1) o

bajo (0).
Por flanco: cuando CK cambia de 0 a 1 (flanco de subida) o
de 1 a 0 (flanco de bajada).
Maestro-esclavo: dos biestables consecutivos disparados
por niveles opuestos.
Flanco: ms conveniente.
Determina de forma precisa el instante de cambio

Minimiza errores en los circuitos
Biestables sncronos
Disp. por nivel
Disp. por flanco
R
ck
El cambio de estado
slo se produce
cuando ck=1 (nivel
alto) o ck=0 (nivel
bajo)
ck
El cambio de estado slo

se produce cuando ck
cambia de 1 a 0 (flanco
de bajada) o de 0 a 1
(flanco de subida).
Mejor precisin en el
cambio de estado
Biestables sncronos
S
R
qa
S
R
ck
ql
qff
Rck
Otros biestables sncronos
SR
JK
Similar a SR: J~S, K~R

Funcin de complemento para J=K=1
Una nica entrada que indica el prximo estado.
Fcil de usar e implementar.
Una nica entrada que permite complementar el

estado.
til en aplicaciones especiales.
Biestable JK
Smbolos
Diagrama de estados
JK=1x
J
K
ck
ck
JK=0x
JK=x0
q=0
q=1
JK=x1
Tabla de estados
Tabla de excitacin
qQ
JK
00
0x
01
1x
10
x1
11
x0
JK
00
01
11
10
Biestable D
Diagrama de estados
Smbolos
D=1
q
D
D=0
D=1
q=0
D
ck
ck
q=1
D=0
Tabla de excitacin
qQ
Tabla de estados
00
01
10
11
1
Q
Biestable T
Smbolos
Diagrama de estados
T=1
q
T
T=0
T=0
q=0
T
ck
ck
q=1
T=1
Tabla de excitacin
qQ
00
01
10
11
Tabla de estados
q
0
Q
Permiten cargar un estado determinado de

forma sencilla
CL
q
ck
Operan inmediatamente cuando se activan:
CL (clear): puesta a cero

PR (preset): puesta a uno
Activas en nivel bajo (0)

Activas en nivel alto (1)
PR
Las entradas asncronas tienen prioridad

sobre las sncronas (J, K, D, T, ...)
Resuelven el problema de la iniciacin en
los circuitos digitales complejos
millones de biestables
necesidad de partir de un estado conocido
D
ck
PR
CL
T
ck

CL PR
CL PR
ck
ck
CL PR
CL PR
D
ck
T
ck
S=J, R=K, T=D
Las entradas sncronas no deben cambiar en un

entorno del flanco activo de la seal de reloj para
evitar cambios de estado no predecibles.
Tiempo de set-up (ts)
Las entradas deben estar fijas desde un tiempo antes

del flanco
Tiempo de hold (th)
Las entradas deben permanecer fijas un tiempo

despus del flanco.
ts
th
D
ck
CK
Q=1
Q=X
D
Q=X
Q=0
Mquinas de estados finitos y CSS
Introduccin
Biestables

sncronos (CSS)
Concepto de mquina de estados

Circuitos secuenciales sncronos
Representaciones formales
Aplicaciones
Diseo de CSS
Anlisis de CSS
Concepto de mquinas de estados
"Mquina determinista de estados finitos"
Componentes
Conjunto finito de estados (q S)

Conjunto de smbolos de entrada (x )
Conjunto de smbolos de salida (z )
Funcin de prximo estado (): Q = (q, x)
Funcin de salida ():
Modelo Mealy: z = (q, x)
Modelo Moore: z = (q)
Operacin
Por la entrada llegan smbolos en secuencia. Para cada smbolo de

entrada la mquina genera un smbolo de salida.
Tras cada smbolo de entrada la mquina puede pasar a un nuevo
estado.
Concepto de mquinas de estados

x1
x2
x3
x4
x5
...
z
,
z1
z2
z3
z4
z5
...
Q
estado
S1
S2
S3
S4
...
Q = (q, x)
z = (q, x)
Concepto de mquinas de estados.

Propiedades
Partiendo de un estado determinado, las mquinas de

estados deterministas generan siempre la misma
secuencia de salida para la misma secuencia de entrada.
Dos mquinas de estados son equivalentes si generan las
mismas secuencias de salida para las mismas secuencias
de entrada.
Las mquinas de estados se pueden optimizar: mquinas
equivalentes con menor nmero de estados.
El estado cambia segn la secuencia de entrada, por lo
que representa el conjunto de entradas pasadas.
Las mquinas de estados pueden ser incompletamente
especificadas: prximo estado no definido para un estado
actual y entrada dados.
Las mquinas de estados finitos son un buen instrumento

para modelar circuitos digitales con memoria.
Los circuitos digitales con memoria son una tecnologa
adecuada para implementar mquinas de estados finitos.
Entradas/salidas: seales digitales de 1 o ms bits.

Estado: valor almacenado en los biestables
Funcin de prximo estado: funciones combinacionales que
actan sobre las entradas de los biestables
Funcin de salida: funcin combinacional
Los circuitos secuenciales sncronos implementan

mquinas de estados finitos empleando funciones
combinacionales y biestables.
El cambio de estado se controla mediante una seal de
reloj. Ej: biestables disparados por flanco.

x
C.C.
estado
biestables
Mealy
x
biestables
Representaciones formales
1.Diagramas de estados
2.Tabla de estados
Diagrama de estados. Mealy
Nodos
1/0
A
0/0
0/0
1/0
1/0
1/1
Arcos
0/0
0/0
Representan los estados. Se

nombran de forma ms o menos
indentificativa. Ej. {A, B, C, ...},
{S0, S1, S2, ...}, {espera,
comienzo, recibiendo, ...}
Indican las posibles transiciones
desde cada estado (S).
Se nombran con x/z:
x: valor de entrada que provoca

la transicin desde el estado S.
z: valor de salida generado en

el estado S cuando la entrada
vale x.
Tabla de estados. Mealy
Informacin equivalente al diagrama de estados en

forma de tabla de doble entrada (filas y columnas)
Posibles estados en filas

Posibles valores de entradas en columnas
Prximo estado y salida en cada celda
Cada nodo del diagrama y los arcos que salen de l

se corresponden a una fila de la tabla de estados.
Pasar del diagrama de estados a la tabla de estados
y viceversa es inmediato.
Tabla de estados. Mealy
1/0
1/0
1/1
0/0
0/0
A,0
B,0
C,0
A,0
D,0
B,0
A,0
B,1
S
0/0
1/0
0/0
Q,z
Diagrama de estados. Moore
1
1
0
A/0
0
E/1
0
B/0
Nodos
C/0
D/0
Representan los estados. Se

nombran de forma ms o menos
indentificativa. Ej. {A, B, C, ...},
{S0, S1, S2, ...}, {espera,
comienzo, recibiendo, ...}
Cada estado lleva asociado un
valor de salida correspondiente.
Arcos
Indican las posibles transiciones
desde cada estado (S).

Se nombran con x: valor de
entrada que provoca la transicin
desde el estado S.
Tabla de estados. Moore
Informacin equivalente al diagrama de estados en

forma de tabla de doble entrada (filas y columnas)
Posibles estados en filas

Posibles valores de entradas en columnas
Salida asociada al estado en la ltima columna
(opcionalmente misma salida para cada entrada al
estilo Mealy)
Cada nodo del diagrama y los arcos que salen de l

se corresponden a una fila de la tabla de estados.
Pasar del diagrama de estados a la tabla de estados
y viceversa es inmediato.
Tabla de estados. Moore

x
1
0
B/0
1
0
A/0
0
E/1
0
C/0
D/0
Aplicaciones de los circuitos

secuenciales sncronos
Detectores de secuencia
La salida se activa slo en caso de que aparezca una

determinada secuencia a la entrada.
Generadores de secuencia
La salida genera una secuencia fija o variable en

funcin de la entrada.
Aplicaciones de los circuitos

secuenciales sncronos
Unidades de control
Las entradas modifican el estado y el estado define la

actuacin sobre un sistema externo (control de una
barrera, control de temperatura, control de presencia,
control de nivel de lquidos, etc.)
Procesamiento secuencial
La secuencia de salida es el resultado de aplicar

alguna operacin a la secuencia de entrada (clculo de
la paridad, suma de una constante, producto por una
constante, codificacin/decodificacin secuencial en
general).
Diseo de CSS
Introduccin
Biestables

sncronos (CSS)
Diseo de CSS
Objetivos y procedimientos
Procedimiento de diseo manual
Procedimiento con herramientas de diseo
Anlisis de CSS
Objetivo
Objetivo
Definir una mquina de estados que resuelva un

problema dado.
Implementar la mquina de estados mediante un
circuito secuencial sncrono.
Coste
Habitualmente, el proceso de diseo va dirigido por

consideraciones de coste y de optimizacin de
recursos.
Ejemplo de criterios
Minimizacin
del nmero de elementos de memoria
Minimizacin
de componentes
Frecuencia
Consumo
de operacin
de energa
Compromiso entre diferentes criterios

Procedimientos
Procedimiento manual
Realizable con lpiz y papel.

Comienza describiendo el problema formalmente
mediante un diagrama o tabla de estados.
A partir del diagrama de estados se van obteniendo
diversas representaciones hasta llegar al circuito
digital.
Procedimiento con herramientas de diseo
Emplea herramientas informticas.

A partir del enunciado del problema o el diagrama de
estados, se hace una descripcin formal en un LDH.
Se emplean herramientas de simulacin para
comprobar que la descripcin del sistema es correcta.
Se emplean herramientas de sntesis automtica para
obtener el circuito final.
Procedimiento manual
Descripcin funcional
(enunciado)
Tabla de transicin de
estados/salida
Interpretacin
Eleccin de biestables
Diagrama de estados
Tabla de estados/salida
Tabla de excitacin/salida
Reduccin de estados
Diseo combinacional
mnima
Asignacin de estados
Circuito:
biestables y
puertas
Circuito:
biestables y
multiplexores
Circuito:
biestables y
ROM
Interpretacin
(enunciado)
Es la fase menos sistemtica
Procedimiento/consejos
Interpretacin
Diagrama de estados
Es la fase ms importante del

diseo
Definir claramente entradas y salidas.

Elegir Mealy o Moore segn
caractersticas del problema
(sincronizacin de la salida)
Identificar y definir los estados
adecuados de la forma ms general
posible
Establecer las transiciones y salidas
necesarias
Capturar todos los detalles del
problema en la mquina de estados
Comprobar el diagrama con una
secuencia de entrada tpica
Interpretacin
Ejemplo
Disee un circuito con una entrada x y una salida z

que detecte la aparicin de la secuencia "1001" en la
entrada. Cuando esto ocurre se activar la salida
(z=1). El ltimo "1" de una secuencia puede
considerarse tambin el primer "1" de una secuencia
posterior (detector con solapamiento).
x:
x:
z:
z:
00100111000011101001001001010011...
00100111000011101001001001010011...
00000100000000000001001001000010...
00000100000000000001001001000010...
Interpretacin
1/0
1/0
1/1
0/0
0/0
A,0
B,0
C,0
A,0
D,0
B,0
A,0
B,1
0/0
1/0
0/0
Q,z
A: esperando llegada primer bit "1"

B: bit 1 correcto, esperando "0"
C: bit 2 correcto, esperando "0"
D: bit 3 correcto, esperando "1"
Reduccin de estados
Diagrama de estados
Objetivo:
Reduccin de estados
mnima
Eliminacin de estados redundantes.

Reduccin del coste en biestables y
lgica combinacional.
Estados equivalentes:
Dos estados p y q son equivalentes si cualquier
secuencia de entrada aplicada partiendo del estado p
genera exactamente la misma salida que la misma
secuencia aplicada partiendo del estado q.
Dos estados p y q son equivalentes si y slo si:
Los prximos estados de p y q son idnticos o
equivalentes para todos los valores de las entradas
Los valores de salida son los mismos para todos los
valores de las entradas.
En una tabla de estados mnima no hay estados
equivalentes.
Reduccin de estados. Procedimiento
A partir de la tabla de estados se identifican los

estados que pueden ser compatibles comparando
todas las posibles parejas de estados.
Tabla de estados compatibles: ayuda a identificar
estados compatibles y las condiciones necesarias
para la compatibilidad.
Una vez identificadas todas la compatibilidades en la
tabla de estados compatibles se agrupan los estados
compatibles (clases de equivalencia).
Se genera una nueva tabla de estados eligiendo un
representante de cada clase de equivalencia.
Reduccin de estados. Ejemplo 1
B,0
C,0
D,0
E,0
G,0
E,0
H,0
b,0
a,0
F,0
d,0
a,0
G,0 A,0
h,0
f,0
G,1 A,0
b,0
a,0
D,0 C,0
h,0
a,0
H,0 A,0
NS, z
NS, z
Reduccin de estados. Ejemplo 2

x
A,0
B,0
C,0
A,0
D,0
B,0
A,0
B,1
Tabla de estados minima
Q,z
mnima
Objetivo:
estados/salida
Eleccin:
Asignar valores binarios a los

estados (codificacin de estados)
para su almacenamiento en
biestables.
Afecta al resultados final: nmero de
componentes, tamao, velocidad de
operacin, consumo de energa.
Eleccin diferente segn el objetivo
(criterio de coste)
Opciones
Algoritmos complejos
Asignacin arbitraria
Un biestable por estado
(cdificacin one-hot)
q1q0
A,0
B,0
00
C,0
A,0
01
11
D,0
B,0
10
A,0
B,1
Q,z
estados/salida
q1q2
00 00,0 01,0
01 11,0 00,0
11 10,0 01,0
10 00,0 01,1
Q,z
estados/salida
Objetivo
Seleccionar qu tipo de biestables

almacenarn los bits del estado
codificado.
Opciones
JK: reduce el coste de la parte

combinacional.
RS: ms simple que el JK pero
menos flexible.
D: facilita el diseo, reduce el
nmero de conexiones.
T: ms conveniente en aplicaciones
especficas (contadores)
Eleccin de biestable. Ej: JK

estados/salida
qQ
JK
0 0
0x
00
0x,0x,0
0x,1x,0
01
1x,x0,0
0x,0x,0
11 10,0 01,0
11
x0,0x,0
0x,x0,0
10 00,0 01,1
10
0x,0x,0
0x,1x,1
q1q2
Tabla de excitacin
00 00,0 01,0
01 11,0 00,0
Q1,Q2,z
01
1x
10
x1
1 1
x0
q1q2
J1K1,J2K2,z
Eleccin de biestable. Ej: D
En el biestable D:
Q=D
D=Q
estados/salida
q1q2
00 00,0 01,0
01 11,0 00,0
11 10,0 01,0
10 00,0 01,1
Q,z
D,z
Diseo de la parte combinacional
C.C.
Q
biestables
La tabla de excitacin/salida
es una especificacin de la
parte combinacional.
La implementacin se
realiza mediante cualquiera
de las tcnicas de diseo de
C.C.
Diseo combinacional
Circuito:
biestables y
puertas
Circuito:
biestables y
multiplexores
Dos niveles de puertas

Subsistemas: multiplexores,
decodificadores, etc.
Etc.
Circuito:
biestables y
ROM
Parte combinacional. Ejemplo

q1q2
00
0x,0x,0
0x,1x,0
01
1x,x0,0
0x,0x,0
11
x0,0x,0
0x,x0,0
10
0x,0x,0
0x,1x,1
q1q2
J1K1,J2K2,z
00 0
q1q2
00 x
01 1
11 x
10 0
00 0
01 x
01 0
11 0
11 0
10 x
10 0
K1
00 0
q1q2
00 x
01 x
01 0
11 0
11 x
10 0
10 x
J2
J1
q1q2
q1q2
K2
J1 = xq2
K1 = 0
J2 = xq2
K2 = 0
z = xq1q2
Circuito. Ejemplo
J1 = xq2
K1 = 0
J2 = xq2
K2 = 0
z = xq1q2
CL
J1
x
0
K1
CL
ck
J2
q1
K2
CL
q2
ck
z
ck
Ejemplo. Resumen
1/0
1/0
1/1
q1q2
00
01
11
10
0x,0x,0
0x,1x,0
1x,x0,0
x0,0x,0
0x,0x,0
A,0
B,0
00 00,0 01,0
C,0
A,0
01 11,0 00,0
D,0
B,0
11 10,0 01,0
A,0
B,1
10 00,0 01,1
q1q2
0/0
0/0
0/0
1/0
0/0
0x,0x,0
0x,x0,0
0x,1x,1
J1K1,J2K2,z
Q,z
J1 = xq2
K1 = 0
J2 = xq2
K2 = 0
z = xq1q2
Q,z
CL
J1
x
0
K1
CL
ck
J2
q1
0
K2
CL
q2
ck
z
ck
Procedimiento con herramientas de

diseo
(enunciado)
Interpretacin
Diagrama de estados
Descripcin LDH
Traduccin
Banco de pruebas
Simulacin
no
ok?
si
Sntesis automtica
Circuito
Configuracin
Anlisis de CSS
Introduccin
Biestables

sncronos (CSS)
Diseo de CSS
Anlisis de CSS
Anlisis formal
Anlisis temporal
Anlisis formal
Circuito: biestables
y elem. combinacionales
Anlisis combinacional
Diagrama de estados
Interpretacin
Anlisis de biestables
estados/salida
Definicin de estados
Anlisis formal
Proceso inverso a la sntesis
Objetivo:
Partiendo del circuito construido (esquema del

circuito), obtener el diagrama de estados de la
mquina que implementa e interpretar su
operacin/utilidad.
El proceso hasta obtener el diagrama de estados es

sistemtico.
La interpretacin no es sistemtica
Experiencia
Informacin adicional
Etc.
Anlisis formal. Ejemplo
J1
q1
K1
ck
J2
q2
K2
ck
Anlisis temporal
Objetivo
Dado un circuito diseado (biestables, puertas, etc.),

obtener el cronograma de las seales de salida para unas
seales de entrada dadas.
Consideraciones
Es posible analizar circuitos con biestables aunque no sean

CSS.
Si se trata de un CSS, el anlisis temporal debe

corresponder con la mquina de estados que implementa.
Anlisis temporal
Procedimiento similar al de circuitos

combinacionales
Parte combinacional: idntica
Biestables (por flanco): observando el flanco activo del

reloj y calculando la salida (nuevo estado) a partir de
la tabla de estados del biestable
La salida cambia con el retraso definido desde el

cambio en el reloj hasta el cambio en el estado (tck-q)
Anlisis temporal. Ejemplo

clk
cl
x
y
cl
CL
x
y
q1
D1
a
z
CL
J2
q2
K2
clk
Anlisis temporal. Ejemplo

clk
cl
x=J2
y=K2
D1
q1
q2
a
z
D1 = x y
J2 = x; K2 = y
a = q1 x
z = a q2

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Anlisis y diseo de circuitos

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Disear un sistema de control de una puerta de

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Muchos problemas prcticos no pueden resolverse

Elementos de memoria (biestables).

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Mquinas de estados finitos y circuitos secuenciales

Departamento de Tecnologa Electrnica Universidad de Sevilla

Los biestables son circuitos electrnicos que pueden

Departamento de Tecnologa Electrnica Universidad de Sevilla

Biestable SR. Representacin formal

Departamento de Tecnologa Electrnica Universidad de Sevilla

En circuitos reales con miles (o millones) de biestables es

Por nivel: cuando CK tiene un valor determinado, alto (1) o

Determina de forma precisa el instante de cambio

Departamento de Tecnologa Electrnica Universidad de Sevilla

Disp. por flanco

El cambio de estado slo

Departamento de Tecnologa Electrnica Universidad de Sevilla

Otros biestables sncronos

Similar a SR: J~S, K~R

Una nica entrada que permite complementar el

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Entradas asncronas de los biestables

Permiten cargar un estado determinado de

Operan inmediatamente cuando se activan:

CL (clear): puesta a cero

Activas en nivel bajo (0)

Las entradas asncronas tienen prioridad

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Entradas asncronas de los biestables

S=J, R=K, T=D

Departamento de Tecnologa Electrnica Universidad de Sevilla

Las entradas sncronas no deben cambiar en un

Las entradas deben estar fijas desde un tiempo antes

Tiempo de hold (th)

Las entradas deben permanecer fijas un tiempo

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Mquinas de estados finitos y CSS

Mquinas de estados finitos y circuitos secuenciales

Concepto de mquina de estados

Departamento de Tecnologa Electrnica Universidad de Sevilla

Concepto de mquinas de estados

"Mquina determinista de estados finitos"

Conjunto finito de estados (q S)

Modelo Mealy: z = (q, x)

Modelo Moore: z = (q)

Por la entrada llegan smbolos en secuencia. Para cada smbolo de

Departamento de Tecnologa Electrnica Universidad de Sevilla

Concepto de mquinas de estados

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Concepto de mquinas de estados.

Partiendo de un estado determinado, las mquinas de

Departamento de Tecnologa Electrnica Universidad de Sevilla

Circuitos secuenciales sncronos

Las mquinas de estados finitos son un buen instrumento