MANUAL DE PROCEDIMIENTO

CARRERA: Ing. Eléctrica PRÁCTICA #6: Compador.

EQUIPO: CÁTEDRA O MATERIA REVISIÓN N°: 1

Laboratorio de Electrónica Digital RELACIONADA
ELECTRÓNICA DIGITAL
EDICIÓN: 1
Responsable /Equipo:

Accesorios:

DOCENTE: Luis Abad. NÚMERO DE Fecha: 18/07/2017

ESTUDIANTES POR
EQUIPO O PRÁCTICA:

1 estudiantes por práctica

Carlos A Cuji C

1. INTRODUCTION
En la práctica se consiste en el ingreso de un número o 6 bits, números distintos en BCD, que se
visualizara en la barra de led, y con un pulsante empieza a desplazarse de manera continua en el mismo
orden que los bits fueron ingresados, el pulsar un paro la secuencia se detiene en la ubicación que se
encuentre sin alterar su orden, para cargar otro valor de bits es necesario resetear el circuito e ingresar
nuevos valores y el funcionamiento se repite.

2. MARCO TEORICO
A. Comparadores

Un circuito digital comparador realiza la comparación de dos palabras A y B de N bits tomadas como
un número entero sin signo e indica si son iguales o si una es mayor que otra en tres salidas A = B, A
> B y A < B. Bajo cualesquiera valores de A y B una y sólo una de las salidas estará a 1, permaneciendo
las otras dos salidas a 0.

Figura 1. Comparador 7484.

El 74LS85. Es un comparador de números de 4 bits pero, que además, tiene otras 3 entradas, llamadas
entradas de expansión que nos permite conectar varios comparadores en cascada.
 B. Multiplexores

Un multiplexor es un circuito digital que selecciona una de entre varias entradas de datos Ii y lleva su
valor lógico a la única salida Z del circuito. La selección de los datos se realiza mediante una o varias
entradas de control Sj. La codificación binaria resultante de las entradas S indica el índice de la entrada
I que pasa a la salida. Existiendo una entrada de habilitación (enable),la cual pone en funcionamiento
el circuito, y trabajo en bajo activo.

Figura 2. Multiplexor 4 a 1

Los multiplexores son circuitos combi nacionales con varias entradas y una única salida de datos, están
dotados de entradas de control capaces de seleccionar una, y sólo una, de las entradas de datos para
permitir su transmisión desde la entrada seleccionada hacia dicha salida.

B1. 74LS147

Son los dispositivos MSI que realizan la operación inversa a la realizada por los decodificadores.
Generalmente, poseen 2 n entradas y n salidas.

Figura 3. BCD 7 segmentos.

El funcionamiento del codificador es bastante sencillo, cuando se activa una de las entradas del 0 al 8
mediante un 0, sale a la salida el número en digital, en nivel bajo, de la entrada que ha sido activada.
Por Ej. Si se activa la entrada 4 mediante un 0, en la salida aparecerá 1 0 1 1. Siendo la salida D= 1,
C= 0, B= 1, A= 1.

B2. Display de 7 segmentos

El display de 7 segmentos es una forma de representar números en equipos electrónicos, está

compuesto de 7 segmentos que se pueden apagar o encender individualmente, cada segmento tiene
la forma de una pequeña línea.
El visualizador de 7 segmentos es un componente que se utiliza para la representación de números en
muchos dispositivos electrónicos, debido en gran medida a su simplicidad. Aunque externamente su
forma difiere considerablemente de un led típico, internamente están constituidos por una serie de
ledes con unas determinadas conexiones internas, estratégicamente ubicados de tal forma que forme
un número '8'.[2]
Cada uno de los segmentos que forman la pantalla está marcados con ocho primeras letras del alfabeto
('a'-'g'), y se montan de forma que permiten activar cada segmento por separado, consiguiendo formar
cualquier dígito numérico. A continuación se muestran algunos ejemplos:

• Si se activan o encienden todos los segmentos se forma el número "8".

• Si se activan sólo los segmentos: "a, b, c, d, e, f," se forma el número "0".
• Si se activan sólo los segmentos: "a, b, g, e, d," se forma el número "2".
• Si se activan sólo los segmentos: "b, c, f, g," se forma el número "4"

Figura 4. Display de 7 segmentos.

C. Quartus II

Quartus II es una herramienta de software producida por Altera para el análisis y la síntesis de diseños
realizados en HDL.

Quartus II permite al desarrollador o desarrolladora compilar sus diseños, realizar análisis temporales,
examinar diagramas RTL y configurar el dispositivo de destino con el programador.

Con el programa de diseño Quartus ® II los diseñadores pueden usar los dispositivos HardCopy Stratix
de manera que puede prever y verificar su rendimiento, el cual resulta en promedio un 50 por ciento
más rápido que su FPGA equivalente. Además, en el flujo de diseño del HardCopy Stratix, Quartus II
incluye una serie de utilidades que reducen el tiempo de diseño. Como contraste adicional el bajo precio
del Quartus II en comparación con otras herramientas de diseño de ASIC.

Quartus II Edición Web

La Edición Web es una versión gratuita de Quartus II que puede ser descargada o enviada
gratuitamente por correo. Esta edición permite la compilación y la programación de un número limitado
de dispositivos Altera.

La familia de FPGAs de bajo coste Cyclone, está soportada por esta edición, por lo que los pequeños
desarrolladores y desarrolladoras no tendrán problemas por el coste del desarrollo de software.
Se requiere un registro de licencia para utilizar la Edición Web de Quartus II, la cual es gratuita y puede
ser renovada ilimitadamente o de pago.

Figura 5. Quartus II.

3. MATERIALES:
• Software Quartus II
• Equipo de trabajo CPLD

4. OBJETIVOS

A, B, C, son ingresos de dos dígitos en BCD cuyos datos se aplican en los DIP Switch SW10, SW11,
SW12, NUM. MAYOR y NUM.MENOR son visualizadores 7 segmentos como salidas.
Funcionamiento:
Ingresamos un número de dos dígitos en A y otro en C, sin importar el orden a la izquierda, se visualizará
siempre el número MAYOR y a la derecha el número MENOR.
Ahora ingresamos otro número en B (SW11), si B está comprendido entre A y C, enciende un led color
Naranja.
Si B es mayor que el número MAYOR, prende un led color ROJO.
Si B es igual que el número MAYOR, parpadea el mismo led ROJO.
Si B es menor que el número MENOR, prende un led color AMARILLO.
Si B es igual que el número MENOR, parpadea el mismo led AMARILLO.
Si B es mayor cuando A = C, se prenden dos leds adyacentes color ROJOS.
Si B es menor cuando A = C, se prenden dos leds adyacentes color AMARILLO.
Si A = B = C, parpadean los dos visualizadores MAYOR y MENOR.
Nota1: El número que ingresa en B no se visualiza en ningún momento, utilizar diseño por buses para
distribuir a comparadores, multiplexores y lógica combinatoria
Nota3: Los Display que no se usan, deben permanecer apagados, por lo tanto debe aplicársele un
valor de 1 1 1 1 al ingreso.
NOTA: El número de personas para este circuito es de dos

5. DESARROLLO DE LA PRÁCTICA
El circuito consta de varias secciones de comparación la cuales se detallan a continuación.

Asignación de entradas números A, B y C con sus respectivos pines en los dip switch.

Figura 6. BCD Entradas con pines asignados mediante bus de datos.

Fase de comparación 1, el primer comparador para entradas A y C, el segundo para comparar la entrada
B con P, P corresponde al mayor de entre A y C, y Q al menor, el tercer comparador es entre B y Q.

Figura 7. Comparación de datos mediante Mux.

La selección del número mayor y menor se la realiza mediante los multiplexores, cuyas señales de
selección se la toma del primer comparador, la selección se la realiza para cada bit de datos.

Figura 8. Selección de dato ingresado como mayor y menor mediante mux.

La muestra del número mayor se da en al display izquierdo y el menor en el lado derecho, para esto
se utiliza decodificadores BCD 7 seg. Como se muestra a continuación el número mayor se asigna al
display luego del decodificador superior y el menor al inferior.

Figura 9. Decodificado y asignación de pines de displays para

número mayor (circuito superior) y número menor (circuito inferior).

Para las condiciones con el tercer número, el led naranja se encenderá cuando B este comprendido
entre los dos números, para ello se toma las dos salidas del comparador a una compuerta and que
activa el led.

Figura 10. Circuito para led naranja con compuerta and.

Para el caso en que los tres números sean iguales se toma las dos salidas de igual de los dos
comparadores inferiores y se combina con una entrada de reloj para producir el parpadeo, designado
al pin 153.

Figura 11. Circuito para parpadeo de displays en caso de tres números iguales.

Para las condiciones en caso de igualdad de B con alguno de los otros dos nueros ingresados se realiza
nuevamente la comparación mediante el siguiente circuito con lógica combinatoria, incluyendo el pin
153 para el parpadeo del led rojo en cao de ser igual al mayor, y led amarillo en caso de ser igual al
menor.
 Figura 12. Circuito para parpadeo de leds y comparación de la tercera entrada con las dos primeras.

6. CONCLUCIONES:
Se pudo lograr un circuito funcional mediante el uso del software Quartus II y la implementación del
mismo en la unidad de CPLD observando el correcto funcionamiento según las condiciones planteadas
en objetivos, se logró un circuito funcional sin el uso de componentes separados gracia a la versatilidad
de la unidad utilizada, reduciendo costos y tiempo de ejecución dela práctica.

El software Quartus II facilita el diseño de circuitos lógicos sencillos, que no requieran una gran cantidad
de componentes, además de poseer un entorno de simulación que puede ayudar a verificar el
funcionamiento del proyecto sin necesidad de tener al alcance el modulo CPLD.

7. BIBLIOGRAFIA:
[1]Ronal.Tocci Sistemas Digitales

[2] Software Quartus II