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I – Introduction.
1 - Structure, vue 3D du MOS à canal N (NMOS) :
Source ( S )
Grille ( G )
Drain ( D ) D
iD
W
G vDS
n+ vGS
S
n+
substr L
at p
Metal ( Poly Si )
Oxide ( SiO2 )
p+ n+ "canal" n+ Semiconductor
L
D D D
iD
G vDS G B B
G
vGS
S S S
MOS :
D
iD La tension appliquée entre la grille et la source, vGS,
iG=0 permet de contrôler le courant circulant entre le
G vDS drain et la source, iD.
vGS
S i.e. source de courant commandée par une tension
I commandé = G ⋅ Vcontrôle
Vcontrôle
G = transconductance [A/V]
iD ≈ 0
1
0,5
0 1 2 3 4 vDS (V)
vGS ≤ Vtn 5
I – Introduction
Fonctionnement à vG = 0
VS = 0 VG = 0 Drain ( D )
VB = 0
p+ n+ n+
6
I – Introduction
Création du canal
VG > 0
VB = 0 VS = 0 VD = 0
p+ n+ n+
ZCE
canal type N
p
iD
p+ n+ n+
L
iD
p+ n+ n+
9
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≥ Vtn et vDS ≤ vGS – Vtn : Régime triode
2
iD = k n (vGS − Vtn )vDS −
iD (mA)
vDS = vGS - Vtn
' W v DS
triode
L 2
1,5 vGS = Vtn + 2
0 1 2 3 4 vDS (V)
vGS ≤ Vtn 10
I – Introduction
a. Caractéristique iD - vDS
0,3
vGS = Vtn + 1,5 iD = k'
n
W
(vGS − Vtn )vDS
L
vGS = Vtn + 1
= 1 k n (vGS − Vtn )
vDS ' W
vGS = Vtn + 0,7 rDS =
iD L
vGS = Vtn + 0,5
11
I – Introduction
Pincement du canal.
iD
p+ n+ n+
12
I – Introduction
a. Caractéristique iD - vDS Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn : Régime saturé
iD = k n (vGS − Vtn )
1 'W 2
2 L
iD (mA)
triode saturé
vGS = Vtn + 2
1,5
ro = ∞
vGS = Vtn + 1
0,5
iD (mA)
iD = k n (vGS − Vtn )
1,5 1 'W 2
vDS = cte
2 L
vDS ≥ vGS - Vtn
Equation quadratique
1
vOV = vGS – Vtn tension d’ overdrive
effective
1 'W
iD = k n vOV
2
0,5 2 L
0 1 2 3 vGS (V)
Vtn
Body (p)
Body (p)
Source ( S ) Grille ( G ) Drain ( D ) Régime saturé : vGS ≥ Vtn et vDS > vGS – Vtn
Canal pincé, modulation de sa longueur
n+ n+
L - ∆L ∆L L L - ∆L
ro finie
Body (p)
L
Avec ∆L ↑ qd vDS ↑ d’où iD ↑ avec vDS
15
I – Introduction
3 – Modulation de la longueur du canal.
iD (mA)
triode saturé
vGS = Vtn + 2
1,5
0,5
vGS = Vtn + 0,7
0 1 2 3 4 vDS (V)
vGS ≤ Vtn
16
I – Introduction
3 – Modulation de la longueur du canal.
2 L
modélisation de l’effet de modulation de L
Résistance de sortie : ro
iD (mA) vGS = Vtn + 2
∂v 1 V
ro = DS = = A
∂iD vGS =cte λI D I D vGS = Vtn + 1,5
vGS = Vtn + 1
0 vDS (V)
λ
-VA = -1/λ
17
I – Introduction
4 – Transistor MOS à canal P.
NMOS PMOS
B (gnd) S G D D G S B (Vdd)
p+ n+ n+ p+ p+ n+
n – well (puits)
substrat de type p ( body / bulk )
S S
vSG
G
G vSD B
iD
D D
18
I – Introduction
4 – Transistor MOS à canal P.
D
k’ p facteur de gain du PMOS [µA/V2]
µp ≅ µn / 2 ∼ 3
! Le courant iD est pris sortant par le drain du PMOS (entrant pour le NMOS).
19
I – Introduction
Exemples de technologies.
∅ Cheveu = 50 – 100 µm
20
I – Introduction
5 – Effet de substrat.
B VS VG VD
Le substrat p est généralement connecté
gnd
au potentiel le plus électronégatif (gnd).
p+ n+ n+
Pour vSB ↑ la profondeur du canal est
réduite, pour compenser la diminution de iD
body p
correspondante : vGS ↑
Modélisation :
(
Vt = Vt 0 + γ . 2φ f + vSB − 2φ f )
Vt0 tension de seuil pour vSB = 0 [V]
2∅f potentiel d’inversion de surface (0,6∼0,7 V) [V]
γ facteur d’effet de substrat (≈ 0,4 V1/2) [V1/2]
iD diminue avec T°
7 – Qualité de la modélisation.
VDD
RD
vGS
iD Droite de
charge
vD
vGS
iD = (VDD – vD) / RD 23
II – Le transistor MOS en amplification
a. Construction graphique.
vD = f(vGS)
iD (mA)
vGS = VDD
vD (V)
off saturé triode
VDD
vGS ≤ Vtn
24
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off saturé triode
VDD
vGS (V)
VDD
25
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off saturé triode
VDD
vGS (V)
VDD
vgs
t
26
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off saturé triode
VDD
vd
vGS (V)
VDD
vgs
t
27
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off saturé triode
VDD
vd
vGS (V)
VDD
vgs
RD vGS
vgs
iD
VGS
vD
vgs
vGS
VGS
t (s)
29
II – Le transistor MOS en amplification
b. Mise en équations.
1 'W
iD = k n (VGS − Vtn + k n (VGS − Vtn )v gs
)2 ' W
2 L L
ID id
courant de composante
polarisation variable
vD = VDD − RD I D − RD id
VD vd
30
II – Le transistor MOS en amplification
b. Mise en équations.
transconductance :
i
g m = d = k n'
v
W
(VGS − Vtn ) [A / V ] dépend des grandeurs
gs L continues (DC)
c.-à-d. de la polarisation
g m = 2 I D / VOV = '
2k . W L . I D
n
Av = vd / v gs = − g m RD [V / V ]
31
II – Le transistor MOS en amplification
VDD
VDD
RD
RD G i G= 0 iD
vD = VD + vd
iD vgs ID id
vGS
VGS
vD
vgs
S
VGS
32
II – Le transistor MOS en amplification
VDD
RD
RD
G ig= 0 id
ID
+
G IG= 0
vgs D
D id
VGS ID vd
VD
S
S
régime DC régime AC
I D = k n (VGS − Vtn )
1 'W 2 i = g mv
d gs
2 L
33
II – Le transistor MOS en amplification
ig= 0 id ig= 0 id
G D G D
S S
1,5 ∂iD
g m = pente =
pt de
polarisation
∂vGS vDS =cte
0,5
0 1 2 3 vGS (V)
Vtn
35
II – Le transistor MOS en amplification
1,5 ∂iD
g m = pente =
pt de
polarisation
∂vGS vDS =cte
vgs
0,5
t
0 1 2 3 vGS (V)
Vtn
36
II – Le transistor MOS en amplification
1,5 ∂iD
g m = pente =
pt de
polarisation
∂vGS vDS =cte
vgs
id
0,5
t
0 1 2 3 vGS (V)
Vtn
37
II – Le transistor MOS en amplification
id
D
ig= 0
G
B
vgs gm.vgs r0 gmb.vbs
vbs
38
Exercice 3.3 (TD3 p10)
RG = 10 MΩ Vtn = 1,5 V
RD = 10 kΩ VDD k’n(W/L) = 0,35 mA/V2
RL = 10 kΩ VA = 50 V
VDD = 15 V RD
CL très grand
Cl
RG
Cl
RL vS
vE
Zin = ? Av = ? VEmax = ?
39
Le MOSFET
iD (mA)
Pol2
Pol1
a. Fixer VGS.
iD (mA)
MOS 1
1,5
MOS 2
ID1 1
0,5
ID2
ID
RS : apport d’une contre-réaction négative
VG
stabilisation de ID
ID
VGS
RS
iD (mA)
MOS 1
1,5
MOS 2
ID1 VG – VGS = RS ID
ID2
ID = VG/RS – VGS/RS
0,5
v (V)
42 GS
0 1 2 3
VG
III - Polarisation, étude DC
Schémas de polarisation :
VDD
VDD VDD
RD
RG1 RD
ID
VG
ID
VG
RG
RS
RG2 RS
- VSS
43
III - Polarisation, étude DC
c. Résistance de contre-réaction grille-drain.
VDD
RD
RG
ID
VGS
44
Exercice 2.1 (TD2 p6)
NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2
VDD = 3,3 V
45
Exercice 2.2 (TD2 p6)
NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2
VDD = 3,3 V
46
Exercice 2.5 (TD2 p7)
NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2
VDD = 3,3 V
RD On prend W = 6 µm et L = 1 µm.
47
III - Polarisation, étude DC
RD
ID
VG
RG
ID
- VSS
48
III - Polarisation, étude DC
b. Source/Miroir de courant.
VDD
I0
IREF V0
I0
0
Mn1 Mn2
VGS V0
VDD − VGS
Mn1 et Mn2 en régime saturé : I D1 = I REF =
R
I 0 = I D 2 = I REF .
(W / L )2
(W / L )1 Miroir pour Io = IREF
49
III - Polarisation, étude DC
b. Source/Miroir de courant.
I0
Source de courant idéale :
IREF
0 V0
Modèle p.s. :
50
Exercice 4.1 (TD4 p11)
NMOS : VDD = 3,3 V Vtn = 0,46 V k’n = 175 µA/V2
IREF
I0
Mn1 Mn2
VGS V0
51
III - Polarisation, étude DC
b. Source/Miroir de courant.
Augmentation de la résistance de sortie : source cascode.
VDD
IREF
Rout = gmro2ro3
I0
Vo ≥ 2VGS - Vtn
Mn4 Mn3
réduction de
la dynamique
V0
Mn1 Mn2
VGS
52
III - Polarisation, étude DC
b. Source/Miroir de courant.
Distribution des courants de polarisation dans un circuit intégré :
VDD VDD
IREF
In2
Ip2
RP Mn1 Mn2
-VSS
53
Le MOSFET
• Capteur :
– élément actif ou passif dont les caractéristiques varient avec la
grandeur physique
– Variation faibles avec peu d’énergie
• µV,mV, µA,mA, µΩ,mΩ
• Nécessité : Amplification
54
IV – Etages amplificateurs élémentaires
• Linéarité - distorsion :
- Le signal ne doit pas être déformé.
• Bande passante :
- L’amplification doit être constante sur tout le spectre du signal amplifié.
• Rendement :
- η = puissance utile / puissance consommée.
55
IV – Etages amplificateurs élémentaires
VS
VE
CHARGE
ve
Av est linéaire :
vs(0)=ve(0)
vs(∞)=Av.ve(∞)
56
IV – Etages amplificateurs élémentaires
Alimentations
Vdd
U1 +V
U1
V1
AMPV
VSINE
AMPV
BAT1 -V
Simple Double
57
IV – Etages amplificateurs élémentaires
vs
A1
saturation
e s
VCC
AMPLI
VS
VE
CHARGE Av = δVs/ δVe
VCC
ve
Les choses se compliquent, Vs peut
être : Décalage
- Déformée (non linéarité) (offset)
- Ecrêtée (saturation)
- Posséder une composante saturation
continue (offset)
58
Non-linéarité
IV – Etages amplificateurs élémentaires
e s
VE VCC
AMPLI
VS Av=δVs/ δVe
CHARGE
VEPOL
VCC/2
vE = VE POL + ve
saturation ve
vS = VCC/2 + vs
v
59 E
Non-linéarité
VE POL
IV – Etages amplificateurs élémentaires
Bande passante :
tracée dans le diagramme de Bode.
Bp = ω 2 − ω1
20 log V s
V e
-3dB
ω1 ω2 logω
60
IV – Etages amplificateurs élémentaires
Rg +VCC
ie
Ze il
ve Zs
vg vs
source -VEE vL
RL
charge
Définitions Ze il
ve Zs
vg vs
vL v
Gain “en circuit ouvert” : Av = = s
ve R = ∞ ve source -VEE RL vL
L
charge
v RL
Gain “sur charge” : AvL = L = Av
ve RL + Z s
Gain “composite”: vL Ze
Avc = = AvL
(tient compte de la
résistance de sortie de la
vg Rg +Ze
source) Comme Ze ≠ ∞ , Avc diffère de AvL Expression du gain en dB :
Tension : 20 log|Av|
Courant : 20 log|Ai|
i A Z
● Gain en courant : Ai = L = vL e Puissance : 10 log|Ap|
ie RL
v i
● Gain en puissance : A p = L L = Avc ⋅ Ai
v g ie 62
IV – Etages amplificateurs élémentaires
amplificateur
v Rg +VCC
● Impédance d’entrée : Ze = e ie
ie
Ze il
ve Zs
vg vs
source -VEE vL
RL
charge
vx
● Impédance de sortie : Zs =
ix v g =0
Rg +VCC
ie
ix
ve Ze
vg=0 vs Zs
source vx
-VEE
63
IV – Etages amplificateurs élémentaires
☛ L’amplificateur “idéal” :
☛ La réalité...
64
IV – Etages amplificateurs élémentaires
Distorsion harmonique :
fondamental
système
H2
fondamental
non linéaire DC H3
…
f f (MHz) f 2f 3f f (MHz)
∑ k
a 2
∑a
k ≥2
2
k
Veff , harmoniques
THD = k ≥2
2
= =
a 1 a1 Veff , fondamental
65
IV – Etages amplificateurs élémentaires
• Un amplificateur idéal :
66
IV – Etages amplificateurs élémentaires
Rs
≡ v s
≡ i s
A v i i s A i
v e is = 0
e
Re i e vs = 0
v e
Re Av vv e
s
Ai
i e Rs
R e≡
v e
tension i e courant
Rs ≡ v s
ve=0
i s
Rs
i s i
e
i ie
≡ v s
ve Re Gv m e Rs G ≡
m
s
Re Ri v R
m e
m
i
v e vs = 0
s e is = 0
67
transconductance transrésistance
IV – Etages amplificateurs élémentaires
Objectif
69
IV – Etages amplificateurs élémentaires
RL P= S
( RL + Rs ) 2
dP Rs − RL
= VS .
2
dR L (RS + RL ) 3
En vert : P/PMax=f(RL/RS)
Un capteur délivre un signal de tension efficace Veff = 10mV et possède une impédance interne rg = 500Ω.
1. Quelle est la puissance fournie au HP par le capteur quand ils sont directement connectés ?
Type I 106 Ω 50 5 kΩ
Type II 106 Ω 1 10 Ω
2. Quelle tension efficace faut-il fournir en entrée de chacun des deux amplificateurs pour
délivrer une puissance de 10W au HP ?
3. On dispose de plusieurs amplificateurs de type I et II. Quel montage permet de délivrer une
puissance de 10 W au HP à partir du capteur ?
71
IV – Etages amplificateurs élémentaires
RG1 RD
Cl2
il
Cl1
Rg ie
vg vl RL
ve
RG2 RS
Cdec
générateur charge
Rg ie G ig= 0 id D il
vg
RG1//RG2
vgs gm.vgs r0
ve RD RL vl
Zs
Ze
S
Ze = ve / ie = RG1//RG2 vl
Av = = − g m (r0 // RD ) < 0
ve RL = ∞
Impédance de sortie :
Gain en charge :
Zs = r0//RD
vl
AvL = = − g m ( r0 // RD // RL )
ve
Gain composite :
vl RG1 // RG 2
Avc = =− g m (r0 // RD // RL )
vg ( RG1 // RG 2 ) + Rg 73
IV – Etages amplificateurs élémentaires
Amplificateur source commune avec résistance de source non découplée :
VDD VDD
RG1 RD
Cl2
il
Cl1
Rg ie
vg vl RL
ve
RG2 RS
générateur charge
Cdec
RS2
74
IV – Etages amplificateurs élémentaires
Amplificateur source commune avec résistance de source :
id D il
gm.vgs vl
Rg ie ig= 0 RD RL
G
vg
RG1//RG2
1/gm
vgs
ve
S
RS Utilisation modèle en T
r0 négligée
− g m RD
Av =
1 + g m RS
75
IV – Etages amplificateurs élémentaires
2 – Amplificateur source commune.
b. A charge active (intégré).
VDD
VDD
VSG
I Mp1
v2
Mp2
i i
IREF
ve Mn1 vs ve Mn1 vs
IREF
Dimensionner le montage source commune afin
d'obtenir un gain en tension de 40 dB. On
ve Mn1 vs impose une même longueur de grille L = 2 µm
pour tous les transistor, cette longueur
correspondant ( très approximativement ) à une
tension d'Early VA de l'ordre de 20 V pour les
PMOS et NMOS, une intensité IREF = 20 µA et
une plage de fonctionnement symétrique pour
vS.
77
IV – Etages amplificateurs élémentaires
3 – Réponse en fréquence.
a. Capacités internes.
Cgd
id
G D
Cgd qqs fF
vgs Cgs gm.vgs r0
Cgs qqs 10aines fF
78
IV – Etages amplificateurs élémentaires
b. Réponse en fréquence de l’amplificateur source commune.
VDD VDD
RG1 RD
Cl2
C gd il
Cl1
Rg ie
vg vl RL
ve
RG2 RS
Cdec
générateur charge
Av (dB)
3 dB
fb fH f (Hz)
RD - vGS = 0 ⇒ vD = VDD
MOS bloqué
inverseur NMOS
iD - vGS = VDD ⇒ vD ≈ 0
MOS passant (triode)
vD
vGS
iD (mA) vGS=VDD
vD (V)
off saturé triode
VDD MOS bloqué
MOS passant
droite de
charge
MOS passant
MOS bloqué vGS (V)
0 VDD
81
vGS=0 VDD vDS (V)
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
• vE = 0 :
VDD
NMOS bloqué (vGS=0) VDD
PMOS
PMOS
NMOS
vE vS
PMOS passant (vSG=VDD) vE = 0 vS = VDD
NMOS
NMOS
PMOS
82
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
• vE = VDD :
VDD
NMOS passant (vGS=VDD) VDD
PMOS
PMOS
NMOS
vE vS
PMOS bloqué (vSG=0) vE = VDD vS = 0
NMOS
NMOS
PMOS
83
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
Puissance consommée.
En statique :
VDD
iDP = iDP = i = 0
PMOS PMOS
⇒ pas de puissance consommée
iDP
i En dynamique :
au moment du passage des MOS
iDN de l’état passant à l’état bloqué
vE CL vS et inversement ils sont
NMOS NMOS
traversés par le courant de
charge-décharge de CL
⇒ Dissipation de puissance par
effet Joule (dans les MOS)
PD ∝ f .C LVDD
2
84
V – Interrupteur MOS
3 – Exemple - allumage d’une diode électroluminescente.
RD
D1
D1(A)
LED-RED
D1(K)
Q1 VCC
Q1(G) Q1(G) VN2222LL 5v
2
85