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A. Fuentes de alimentación
C. Reloj
La Nexys 2 posee una entrada de energía por medio de un
La tarjeta posee un oscilador de 50MHz y una entrada para
cable USB con bloque de cortocircuito q permite seleccionar
conectar otro oscilador. Las señales de reloj están conectadas
la fuente de alimentación. 3.3V regulados q serán nuestro
a un reloj global dentro de la FPGA y estas permiten usar los
suministro principal de corriente. Además de tener un
relojes sintetizadores los sirven para realizar diversas
suministro principal de 3,3V q suministra 100mA tiene uno de
funciones como la duplicación o cuadruplicación de la en la
2.5V q suministra 50mA, otro 1.5V q suministra 200mA los
entrada frecuencia, dividir la frecuencia mediante integrales
cuales dependen de la configuración FPGA, posee otro de
múltiples y retrasar las señales de los otros relojes.
1.8V que depende de SRAM.
D. Usuario I/O
G. Puerto VGA
F. Puerto PS/2
Dos dispositivos pueden ser conectados al final de cualquiera El teclado puede enviar datos al host solo cuando tanto las
de los cables del puerto serie, dispositivos conocidos como líneas de datos como las del reloj están altas (o
DCE (o periférico) usa un conector hembra DB-9 y DTE (o inactivas). Dado que el host es el "bus master", el teclado
fuente) usa un conector macho DB-9. debe verificar si el host está enviando datos antes de conducir
el bus. Para facilitar esto, la línea del reloj se usa como una
señal de "envío claro". Si el host baja la línea del reloj, el
teclado no debe enviar ningún dato hasta que se libere el reloj.
J. Raton
Ambos dispositivos comparten un bus de datos de 16 bits y un
El ratón emite una señal de reloj y datos cuando se mueve; de bus de direcciones de 24 bits. La RAM celular se puede
lo contrario, estas señales permanecen en la lógica '1'. Cada direccionar en bytes mediante las señales de byte superior e
vez que se mueve el mouse, se envían tres palabras de 11 bits inferior (MT-UB y MT-LB), pero el StrataFlash está
desde el mouse al dispositivo host. Cada una de las palabras configurado para operaciones de 16 bytes solamente (no es
de 11 bits contiene un bit de inicio '0', seguido de 8 bits de direccionable por byte). Las señales de habilitación de salida
datos (LSB primero), seguido de un bit de paridad impar, y (OE) y de habilitación de escritura (WE) son compartidas por
termina con un bit de parada '1'. Por lo tanto, cada transmisión ambos dispositivos, pero cada dispositivo tiene señales de
de datos contiene 33 bits, donde los bits 0, 11 y 22 son bits de habilitación de chip (CE) individuales. Además,
inicio '0', y los bits 10, 21 y 33 son bits de parada '1'. Los tres la RAM celular tiene señales de reloj (MT-CLK), espera
campos de datos de 8 bits contienen datos de movimiento (MT-WAIT), dirección válida (MT-ADV) y habilitación de
como se muestra en la figura anterior. Los datos son válidos registro de control (MT_CRE) disponibles para el FPGA para
en el flanco descendente del reloj y el período de reloj es de su uso con transferencias sincrónicas, y el StrataFlash tiene
20 a 30 KHz. reinicio (RP #) y señales de estado (STS) enrutadas al FPGA.
El mouse asume un sistema de coordenadas relativas en el que
mover el mouse a la derecha genera un número positivo en el
campo X y al mover a la izquierda genera un número L. Conectores periféricos
negativo. Del mismo modo, mover el mouse hacia arriba La placa Nexys2 proporciona cuatro conectores Pmod de 6
genera un número positivo en el campo Y, y hacia abajo clavijas de dos hileras que, en conjunto, pueden acomodar
representa un número negativo (los bits XS e YS en el byte de hasta 8 Pmods. Los cuatro conectores de 12 pines tienen cada
estado son los bits de signo, un '1' indica un número uno 8 señales de datos, dos pines GNDy dos pines
negativo). La magnitud de los números X e Y representa la Vdd. Todas las señales de datos incluyen resistencias de
velocidad de movimiento del mouse: cuanto mayor es el protección contra cortocircuitos y diodos de protección
número, más rápido se mueve el mouse (los bits XV e YV en ESD. Un bloque de puentes adyacente a cada conector Pmod
el byte de estado son indicadores de desbordamiento de puede conectar la señal Vdd de Pmod a la fuente de
movimiento; un '1' significa que se produjo un alimentación de 3.3 V de la placa Nexys2 o al bus de
desbordamiento). Si el mouse se mueve continuamente, las alimentación de entrada (VU). Si el puente está configurado
transmisiones de 33 bits se repiten cada 50 ms en VU y la alimentación por USB está impulsando el bus de
aproximadamente. Los campos L y R en el byte de estado alimentación principal, se debe tener cuidado para garantizar
indican que se presionan los botones Izquierda y Derecha (un que el Pmod no consuma más de 200 mA. Además, si el
'1' indica que se está presionando el botón). puente está configurado en VU, una fuente de voltaje
conectada al Pmod puede controlar el bus de alimentación
principal de la placa Nexys2, por lo que se debe tener cuidado
K. Memoria para evitar la conexión de fuentes de alimentación
conflictivas.
La placa Nexys2 tiene dispositivos de memoria
RAM y ROM externos. La externa RAM es un 128 Mbits Los conectores Pmod están etiquetados como JA (el más
Micron M45W8MW16 celular RAM dispositivo DRAM cercano al conector de alimentación), JB, JC y JD (el más
pseudo-estática organizada como 8Mbytes x 16bits. Puede cercano al conector de expansión). Pinouts para los
funcionar como una SRAM asíncrona típica con tiempos de conectores Pmod se proporcionan en la tabla a continuación.
ciclo de lectura y escritura de 70ns, o como una memoria
síncrona con un bus de 80MHz. Cuando se opera como una Más de 30 de bajo costo están disponibles para su conexión a
SRAM asíncrona, la RAM celular actualiza automáticamente estos conectores. Los Pmods se pueden conectar directamente
sus matrices de DRAM internas, lo que permite un diseño de o mediante un cable pequeño. Los Pmods disponibles
controlador de memoria simplificado (similar a cualquier incluyen convertidores A / D y D / A, controladores de motor,
SRAM) en el FPGA. Cuando se opera en modo síncrono, es amplificadores de altavoces, dispositivos de medición de
posible realizar transferencias continuas de hasta 80MHz. distancia, etc.
La ROM externa es un dispositivo StrataFlash Intel
TE28F128J3D75-110 de 128Mbit organizado como 8Mbytes
x 16bits. Internamente, contiene 128 bloques que pueden
borrarse individualmente, y admite ciclos de lectura de 110ns,
con lecturas de modo de página de 25ng dentro de
bloques. Tiene un búfer interno de escritura de 32 bytes que
se puede escribir con tiempos de ciclo de 70ns, y el búfer de
32 bytes se puede transferir a la matriz de Flash en 218us
(típico).
Universidad Francisco de Paula Santander
VII. Conclusiones
Fig 6: Conectores periféricos Nexys 2
B. Puertos de datos
C. Conectores de expansión