ELECTRONICA ANALOGA

FASE 2

Luis David Garzón

Sergio Armando Reyes Medina
Jesús Alberto Acevedo

Grupo 243006-27

TUTOR
Camilo Acuña Carreño

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA

ESCUELA DE CIENCIAS BASICAS, TECNOLOGÍA E INGENIERÍA
PROGRAMA DE INGENIERÍA ELECTRONICA
CEAD CARTAGENA
27 de Marzo de 2019
Yopal Casanare
 INTRODUCCION
Los amplificadores de RF son usados para restaurar señales débiles que son captadas por
una antena en los diferentes circuitos de transmisión y recepción de información, un
ejemplo de esto es la radio FM. El siguiente amplificador con JFET que supondremos se se
puede aplicar para restaurar la baja amplitud de la señal recibida por la antena de un
receptor de radio FM cuyas frecuencias de operación se ubican en la banda de VHF. Para
lograr eso se debe polarizar el Amplificador en un punto Q llamado también punto estable
para que el JFET logre amplificar linealmente la señal.
 FUNDAMENTACION TEORICA

Figura 1 Diagrama Esquemático del Amplificador JFET

TEORIA DE FUNCIONAMIENTO
En el circuito tenemos una fuente de alimentación de voltaje continuo de 20v, un generador
de señal sinusoidal, un transistor JFET en configuración de Auto polarización debido a las
resistencias que se encuentran en la fuente y drenaje, en esta configuración podemos
amplificar la señal sinusoidal del generador, esta es aplicada a la compuerta del JFET
utilizando un condensador de acoplamiento C1, la resistencia RG funciona como una
referencia a tierra para la compuerta del JFET, el transistor amplifica la señal y la entrega en
el pin de drenaje, esta se acopla por medio de condensador C2 y es aplicada a la resistencia
de carga R4. La resistencia y el condensador en la fuente del transistor crean una caída de
tensión cuando la compuerta esta en cero voltios y por lo tanto el transistor está conduciendo,
esta caída de tensión produce que el valor de la compuerta sea menor que el valor de la fuente
llevando el transistor al punto de corte y reduciendo la corriente de drenaje.
 ARGUMENTACION
Estudiante 1: Calculo de la resistencia RD
(𝑉𝑐𝑐 − 𝑉𝐷 )
𝑅𝐷 =
𝐼𝐷
En donde:
Vcc=20v
VD=10v
ID=4mA
(20𝑣 − 10𝑣)
𝑅𝐷 =
4 × 10−3 𝐴
𝑅𝐷 = 3333,33𝑂ℎ𝑚
-
𝑉
𝐼=
𝑅
𝐶𝑂𝑀𝑂 𝐼𝐷𝑆𝑆 = 16𝑚𝐴
𝑉 = 17,30𝑉
𝑉 17,30𝑉
𝑅𝐷 = =
𝐼 16𝑥10−3 𝛺
𝑅𝐷 = 1,0,81,25𝛺 ≈ 1𝑘𝛺

Estudiante 2: El siguiente es el desarrollo de la argumentación del circuito propuesto, en

donde nos disponemos a realizar el calculo de la resistencia Rs que conecta a tierra del pin
Fuente del transistor JFET.
Calculamos la resistencia con la siguiente formula:
𝑅𝑠 = 𝑉𝐺𝑆(𝑂𝑓𝑓) ⁄𝐼𝐷𝑆𝑆

Tomamos de la hoja de datos el valor de 𝐼𝐷𝑆𝑆 y el de 𝑉𝐺𝑆(𝑜𝑓𝑓) .

Figura 2 Hoja de datos transistor 2N3819

El valor típico de 𝐼𝐷𝑆𝑆 (Corriente de saturación del drenaje) según la hoja de datos es de
10mA, pero en la guía se propone realizar los cálculos con 16mA, valor que se encuentra en
el rango de operación segura del transistor.

−3𝑣
𝑅𝑠 =
0,016𝐴
𝑅𝑠 = −187.5
Como el valor de la resistencia no puede se negativo tomamos el valor absoluto del
resultado.
𝑅𝑠 = 187.5
Estudiante 3: El tipo de polarización utilizada en el circuito es Auto polarización, esta
configuración tiene la ventaja de que no es necesaria una segunda fuente para generar el
voltaje negativo de Vgs que se requiere para llevar al transistor a la zona de corte.
Adicionando una resistencia entre el pin de fuente y tierra se genera una diferencia de
potencial en la resistencia Rs, esto aumenta el voltaje del pin fuente y nos permite llevar a la
puerta a un voltaje mas negativo que el de la fuente.
El valor de la resistencia RG se requiere sea lo suficientemente alto como para no afectar la
señal de entrada o llevarla a tierra, una resistencia de alto valor entre la puerta y tierra
funciona bien para generar una referencia a tierra de la puerta y sobre todo teniendo en cuenta
la alta impedancia de entrada de la puerta del JFET.
Estudiante 4: Calculo de la reactancia capacitiva.
1
𝑋𝐶 =
2𝜋𝑓𝐶
En donde Xc es la capacitancia reactiva
F es la frecuencia de trabajo
C es la capacitancia.
1
𝑋𝐶 =
2𝜋 × 1000𝐻𝑧 × 10 × 106 𝑢𝐹
𝑋𝐶 = 15,9𝑂ℎ𝑚
Estudiante 5: Calcular la ganancia de voltaje AV
 SIMULACION

Figura 3 Simulación del circuito en Proteus

Voltaje de Salida
Figura 4 Voltaje de Salida del Amplificador
Voltaje VGS

Figura 5 Voltaje VGS

Voltaje VDS
Figura 6 Voltaje VDS
Voltaje VDG

Figura 7 Voltaje VDG

Corriente ID
Figura 8 Corriente ID

Utilizando los valore indicados en la guía se realizan las simulaciones encontrando la

estabilidad del circuito no es buena, se realiza la simulación adicional para determinar el
valor de VP o Vgsoff

Figura 9 Voltaje VP
Figura 10 Detalle voltaje VP
Podemos observar mediante un DC SWEEP ANALYSIS que el voltaje VP o Vgs off para
el modelo del transistor es de -1V
Ingresando este valor en la ecuación de SCHOKLEY y graficando encontramos la curva de
transferencia del transistor.
𝑉𝐺𝑆
𝐼𝐷 = 𝐼𝐷𝑠𝑠 (1 − )
𝑉𝑃
Sobre la grafica de la curva de transferencia graficamos la recta de carga del transistor
definida por la siguiente ecuación:
𝑉𝐺𝑆 = −𝐼𝐷 . 𝑅𝑆
Con estas dos graficas podemos encontrar el punto de operación Q para Vgs y para ID
Figura 11 Función transferencia y Recta de carga

Evidencia participaciones Grupo de trabajo

 CONCLUSIONES
1. Los transistores JFET tienen una muy alta impedancia de entrada por lo
tanto pueden ser utilizados para amplificar señales de muy baja potencia,
como las señales de radio.
2. El enfoque matemático para hallar el punto de operación en un amplificador
JFET requiere un alto grado de complejidad, por lo que utilizando un
enfoque grafico se puede encontrar más rápidamente los valores apropiados
para el trabajo del transistor.
3. De los tres modos de operación del transistor el recomendado para usos en
amplificadores es el de saturación por lo que se debe garantizar que siempre
permanezca en este modo para mantener la estabilidad del circuito.
 Referencias

Pleite, J. Vergaz, R. Ruiz de marcos, J. (2009). Electrónica Análoga para Ingenieros (pp.
37-51). Recuperado de
http://bibliotecavirtual.unad.edu.co:2077/lib/unadsp/reader.action?ppg=48&docID=104985
03&tm=1482090196645
González, M. (2015). Dispositivos Electrónicos (pp.127-167). Recuperado de
http://bibliotecavirtual.unad.edu.co:2077/lib/unadsp/reader.action?ppg=127&docID=11201
676&tm=1482089571374
Academy N, [Neso Academy], (2017, 4 Enero), Self-Bias Configuration of JFET
(Graphical Approach), [Archivo de video], Recuperado de
https://www.youtube.com/watch?v=HIa9hymisJA