Sumário

 Circuitos lógicos sequenciais

 Definição de circuito sequencial
 Elementos básicos de memória
 Latches
 Flip-flops
 Análise de circuitos sequenciais
 Projecto de circuitos sequenciais
 Registos e contadores
 Circuitos sequenciais para controlo
1
Circuitos Lógicos Sequenciais

2
 Circuitos Sequenciais
 Definição:
um circuito diz-se sequencial quando os valores
das saídas dependem do estado do circuito.

 Um circuito sequencial possui elementos de memória

 O estado do circuito corresponde aos bits
armazenados nos elementos de memória

A mesma combinação de entradas pode originar

valores diferentes na(s) saída(s)

3
 Circuitos Sequenciais
 Modelo geral
Circuito sequencial

Entradas Circuito Saídas

combinatório

Estado
Elementos de
memória

Latches e
Flip-flops
4
 Latches e Flip-Flops
 Elementos de memória

 Latch – elemento básico que permite

armazenar um bit de informação

 Flip-flop – elemento que permite sincronizar o

armazenamento da informação com um sinal
de referência (clock)

5
 Latches
Vamos começar por analisar este circuito…

R (reset) Q R 1 0 0 0
S 0 0 1 0
Q 0 0 1 1
S (set) Q
tempo

Repare que para a combinação de entradas SR = ’00’, o valor da saída é

diferente em instantes de tempo diferentes – depende do que se passou antes.

6
 Latch SR
 Sintetizando…
S R Qt+1 Obs.
0 0 Qt Manter estado anterior
0 1 0 Reset (guardar ‘0’)
1 0 1 Set (guardar ‘1’)
1 1 0 Não se utiliza *
Símbolo
* Pode conduzir a estado indefinido
S Q

7
 Latch SR
 Exemplo de evolução temporal
Set Reset

R
S

Q ??
Q ??

Inicialmente não se Impossível

conhece o estado de prever

8
 Latch SR com controlo

Parecido com o SR simples, mas agora existe uma

variável de controlo T que só permite as operações
Set e Reset quando está ao nível lógico ‘1’.
Latch SR
R
Q
C
T

Q
S

Portas de
controlo

9
 Latch SR com controlo
Símbolo Funcionamento
C S R Qt+1 Obs.
S Q
0 x x Qt Manter estado anterior
C
T
1 0 0 Qt Manter estado anterior
R
1 0 1 0 Reset
1 1 0 1 Set
1 1 1 - Não se utiliza
S
Q
C
T Circuito equivalente com NANDs
(implementação mais comum)
Q
R
10
 Latch D com controlo
Obtido a partir de um latch SR

Símbolo:
T D Qt+1
D S Q D Q
C C
T 0 x Qt
R C
T 1 0 0
1 1 1

Muito usados como células de memória

11
Exercícios (manual Pag.18)

12
Exercícios (manual Pag.18)

Reset

Set

Inicialmente
não se Impossível de
conhece o prever
estado

13
Exercícios (manual Pag.18)

14
Exercícios (manual Pag.18)

Corresponde à Latch SR
A R (reset) Q Y

S (set) Q
B
15
 Flip-flops
 Geralmente são compostos por 2 latches ligados em série e
lógica adicional
 Permitem sincronizar o armazenamento da informação com as
transições de um sinal de referência (Clock)

Entradas Circuito Saídas

combinatório

Estado

Flip-flops
Clock

16
Flip-flop D Edge-Triggered

D D S Q
Clock C C
R Q

Um FF edge-triggered só reage quando ocorre uma

transição no nível lógico do sinal de relógio (Clock)

Neste exemplo, o FF reage nos instantes em que

Clock varia de ‘1’ para ‘0’ – negative edge-triggered.

17
Flip-flop D Edge-Triggered

Funcionamento: Símbolos:
Clk D Qt+1 D Q
0 x Qt Negative edge
triggered
1 x Qt
0 0
1 1
D Q
Positive edge
triggered

18
 Flip-flop Master-slave

Um FF Master-Slave pode ser construído a partir de dois FF RST;

19
Flip-flop Master-slave
Estrutura completa em portas lógicas:

Funcionamento (Negative-edge)

20
Exercícios (manual Pag.18)

21
 Exercícios (manual Pag.18)

≠ =

R.: Como se pode ver na tabela acima as saídas não

depender exclusivamente das entradas, porque existem
2 valores de saídas diferentes para as mesmas
combinações de entradas
22
 Flip-flop JK Edge-Triggered

J D Q Q
Clock
K Q

Um FF JK edge-triggered pode ser construído a partir de um FF D;

Possui duas entradas, J e K, permitindo mais operações que o FF D.

23
 Flip-flop JK Edge-Triggered
Funcionamento (positive-edge)
Clk J K Qt+1 Obs.
0 0 Qt Manter estado anterior
0 1 0 Reset
1 0 1 Set
1 1 Qt Complementar estado anterior

Símbolos:
J Q J Q
Positive-edge Negative-edge
K K

24
 Exemplo de funcionamento

Vamos ver o funcionamento de um FF JK negative edge triggered ao

longo do tempo

Clock

tempo

25
 Tabelas de Funcionamento

Sintetizando...
Flip-flop JK Flip-flop D
J K Qt+1 D Qt+1

0 0 Qt 0 0
0 1 0 J Q 1 1 D Q
1 0 1
1 1 Qt K

Importantes para a análise e o projecto de circuitos sequenciais.

26
Exercícios (manual Pag.23)

? ?
Tempo

? ?
? ?
? ?
? ?
? ?

27
Exercícios (manual Pag.23)

Estado indefinido

0 1
Tempo

0 1
0 1 Como o estado anterior é indefinido,
1 0 não podemos saber como está agora o FF.
XXX E porquê????
XXX

28
Exercícios (manual Pag.23)

A S
Q Y
B C

Q Z
C R

29