3D磁性感測器基板研究

國立台灣大學 機械系 黃仕宇

指導教授 廖洺漢教授

1
 目錄

• 一、緒論
• 二、實驗方法與步驟
• 三、實驗結果與討論
• 四、結論
• 五、未來展望

2
一、 緒論

3
 緣起

磁性量測技術的應用包括：
電子羅盤、航空導航、動作追踪、旋轉角度
感測。
包括以下各種產業領域：
電子娛樂產業、汽機車產業、工具機與製造
業、交通與國防、資訊科技業、生物與醫學、
手機通訊、消費性電子產業

4
 霍爾感測&GMR比較

技術 優點 缺點 目前電子羅盤已達三維，但均
須將z軸方向量測直立，在製造
1. 易於在Hall 1. 感度低準確度不高
sensor的CMOS (5到10度之誤差)
上有以下三點缺失：
製程整合 2. 易受周圍磁場干擾 1. z軸元件翻轉90度之精準度
Hall
sensor
2. 低成本 3. Z軸感測方向製程困 和良率不高
3. 量測方法簡單 難
4. 體積小 2. 三軸均互相垂直誤差約1至2
度造成準確度失真
1. GMR感度高精 1. GMR製程所需構造 3. 元件小型化不易，因z軸垂
確度高 層數多 直需多出空間擺放
2. 較不易受周圍 2. 量測方法困難
GMR
磁場干擾 3. Z軸感測方向製程困
3. 體積小 難

5
 非等向性矽蝕刻

1. Si非等向性蝕刻
• KOH蝕刻時蝕刻液的OH-與Si的懸垂建反應
• (111)有三個共價鍵，強度較高固蝕刻速率較低
• (100)有二個共價鍵，強度較低固蝕刻速率較高

Si Si OH
Si Si OH Si
Si Si OH

2. 化學反應式: H2
Si + 2OH- + 2H2O → SiO2(OH)22- + 2H2
Si
3. 罩幕效應(pseudo-masking effect)
• 蝕刻產生氫氣停留在矽表面，氫氣會在矽表面上產
生罩幕效應，蝕刻液因氫氣的遮蔽而無法到達矽表
面進行蝕刻反應，而形成金字塔狀的小山丘造成嚴
重的粗糙表面。
6
3D基板構想

7
二、實驗方法與步驟

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 二、實驗方法與步驟

晶圓清洗 結構分類 硬遮罩 定義圖形 產生結構 絕緣層

沉積SiO2
V形結構 沉積SiO2 曝光微影 KOH濕蝕刻 絕緣層

清洗基板 圓頂結構 沉積SiO2 曝光微影 ICP乾蝕刻

沉積SiO2
絕緣層

溝槽結構 曝光微影 ICP乾蝕刻

沉積SiO2
絕緣層

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 一、斜面3D立體結構

利用KOH蝕刻特性製作出3D感測器基板:
1. 對Si晶格方向蝕刻率差異(110)>(100)>>(111)
2. 對SiO2高選擇比特性
a 表面粗糙度< 10nm

54.7 ° z
b b c y

a = 5um, b = 11um, c <= 5um, e= 15.535um x

10
 Process flow

基板採用Si(100)基板，
由於KOH對Si不同方向
SiO2 hard mask
蝕刻的速度不一樣。因
此種選擇比的不同造成
V行溝槽的蝕刻。 Photolithography

Silicon(100) ICP RIE (Dry etch)

BOE wet etching

利 用 PECVD 沉 積 SiO2
hard mask 1um 。 使 用
hard mask 避免在濕蝕刻 KOH wet etching
時，將所要保留的圖形
SiO2 1um 被蝕刻掉，而造成尺寸 SiO2 passivation
誤差。
Silicon(100)
11
 Process flow

將 圖 形 利 用 1.5um 厚 度
的S1813光阻定義在SiO2
SiO2 hard mask
(hard mask)上。在乾蝕
刻時我們利用光阻來保
SiO2 1um 護所需的圖形，避免離 Photolithography
子對我們所需的圖形造
Silicon(100) 成蝕刻。 ICP RIE (Dry etch)

ICP RIE乾蝕刻參數： BOE wet etching

CHF3/Ar:30/10 sccm
ICP/Bias:100/100 W KOH wet etching
0.6 Pa、室溫
SiO2 1um 蝕刻1um SiO2 SiO2 passivation
蝕刻:時間13分40秒
Silicon(100)

12
 Process flow

不使用乾蝕刻直接吃到
底，是因為沒有蝕刻停
SiO2 hard mask
止層，不能精準控制乾
蝕刻深度。乾蝕刻需控
制在蝕刻快到底，留一 Photolithography
小段使用BOE濕蝕刻完
Silicon(100) 成 ICP RIE (Dry etch)

BOE wet etching

使用BOE濕蝕刻10秒將
多餘的SiO2 蝕刻乾淨，
不一開始就使用濕蝕刻 KOH wet etching
到底，是因為BOE濕蝕
刻會有側向蝕刻導致尺 SiO2 passivation
寸失真。
Silicon(100)
13
Process flow

KOH 45%+IPA以70°C蝕
刻 120 分 鐘 。 使 用 70°C
SiO2 hard mask
蝕刻的效率和平整度較
好。得到Si基板後在其
上長SiO2 絕緣層，用於 Photolithography
絕緣未來在基板上的各
元件。 ICP RIE (Dry etch)

BOE wet etching

PECVD長 SiO2 Recipe:
SiH4/Ar:40sccm
KOH wet etching
N2O:160sccm
67Pa、350°C、RF140w
沉積0.3~0.5um SiO2 SiO2 passivation
沉積時間:5分~6分40秒

14
 1. 使用蝕刻液濃度
• 表面粗糙度改善方法：
(a) Different concentration Aqueous KOH
(b) Different concentration KOH+EDP At 125°C, EDP solution (88wt%)
(c) Different concentration KOH+IPA
目前使用方法(c)，同時利用SEM觀察發現粗糙度獲得改善。
改善原因在於加入IPA可減少KOH對Si非等向性蝕刻時產生的氣泡(H2氫氣)。
(這些氣泡便是造成斜面有斜面方向表面粗糙度的原因之一)
(a) KOH濃度 (b) KOH添加EDP (c) KOH添加IPA

15
 實驗結果尺寸

• 不管有無使用IPA處理粗糙度皆已可控
制製程獲得欲達到之尺寸。 c
• 基本製程條件: 54.7 °
–ICP 13m:40s a b
–BOE 10s
–KOH(45%) 70 ° C 120min 代號 實驗 要求
Without IPA treatment
Without IPA With IPA
a 9.38 5
b 11.5 11
c 15.13 15.53
With IPA treatment
a 5.73 5
b 10.74 11
c 14.4 15.53

16
 KOH45%+IPA(3:1) SEM

• 皆先以”ICP 13min40s + BOE 10s”定義出Hard Mask的圖型：

(1) KOH45% etching 115min
(2) KOH45%+IPA(3:1) etching 125min
(3) KOH45%+IPA(3:1) etching 125min + 約長 0.4um SiO2
• 成長於經過IPA添加的表面處理方事後的樣品，可延續改善後的粗糙度.

(1) KOH45% etching 115min (2) KOH45%+IPA(3:1) etching (2) KOH45%+IPA(3:1) etching
125min 125min +長 0.4um SiO2
17
 KOH45%+IPA(3:1) AFM

• 實驗參數:
KOH45%+IPA(3:1)
120min
• 表面粗糙度:
Ramean:10.179nm

• 實驗參數:
KOH45%+IPA(3:1)
120min+0.4umSiO2
• 表面粗糙度:
Ramean:6.519nmnm

18
 KOH45%+IPA+H2O(48:6:46) SEM

• 皆先以”ICP 13min40s + BOE 10s”定義出Hard Mask的圖型：

(1) KOH45%+IPA(3:1) etching 125min
(2) KOH45%+IPA+H2O(48:6:46) etching 200min
(3) KOH45%+IPA+H2O(48:6:46) etching 200min+0.4um SiO2

(1)KOH45%+IPA(3:1) (2)KOH45%+IPA+H2O(48:6:46) (3)KOH45%+IPA+H2O(48:6:46)

etching 125min etching 200min etching 200min+0.4um SiO2
19
KOH45%+IPA+H2O(48:6:46) AFM

• 實驗參數:
KOH45%+IPA+H2O(48:6:46) etching 200min
• 表面粗糙度:
Ramean:5.77nm Ra min:1.06nm Ramax:13.6nm

20
 KOH45%+IPA+H2O(29:15:56) SEM

• 皆先以”ICP 13min40s + BOE 10s”定義出Hard Mask的圖型：

(1) KOH45%+IPA(3:1) etching 125min
(2) KOH45%+IPA+H2O(29:15:56) etching 150min
(3) KOH45%+IPA+H2O(29:15:56) etching 150min+0.4um SiO2

(1)KOH45%+IPA(3:1) (2)KOH45%+IPA+H2O(29:15:56) (3)KOH45%+IPA+H2O(29:15:56)

etching 125min etching 150min etching 150min+0.4um SiO2
21
KOH45%+IPA+H2O(29:15:56) AFM

• 實驗參數:
KOH45%+IPA+H2O(29:15:56) etching 150min+0.4um SiO2
• 表面粗糙度:
Ramean:3.124nm Ramin:1.32nm Ramax:4.756nm

22
 2.使用超音波振盪蝕刻

H2
罩幕效應:
Si
蝕刻所產生的氣泡遮蔽
被蝕刻物，蝕刻時便形
成金字塔凸起物

解決方法:
使用超音波振盪蝕刻或葉片攪拌，將蝕刻產生的氣體利用用震盪的方式，使氣體
離開Si表面，達到平整度的效果。

Silicon(100)
超音波震盪 Ra: 133.77 葉片攪拌 Ra: 250.71
23
 超音波震盪實驗結果 Type 1

• 使用KOH:IPA=3:1 超音波蝕刻(100)Si
105min(深18.4um) 115min(深21um) 125min(深23.4um) 120min(深15.37um)

24
 超音波震盪實驗結果 Type 2

• 使用KOH:IPA:H2O=29:15:56 超音波 etch (100)Si

130min(深18.6um) 140min(深17.2um) 150min(深21um) 150min(深14.41um)

25
 超音波震盪實驗結果 Type 3

• 使用KOH:IPA:H2O=48:6:46 超音波 etch (100)Si

115min(深29.6um) 125min(深17.2um) 135min(深36.02um) 135min(深20.8um)

26
 2. 將光罩圖形對準Si晶向

• 圖形方向與晶格方向間 KOH:IPA:H2O=48:6:46
的夾角與斜面蝕刻結果
有相關性。
• 利用圖形與(100)晶向夾
45o進行蝕刻實驗，由結
果可知圖形方向與平整
度有極大的關係。
Si(100)晶向 KOH:IPA:H2O=48:6:46夾45度
夾角:45o
100晶向

27
 蝕刻圖形對準(100)方向 Type1

KOH:IPA:H2O=29:15:56 KOH:IPA:H2O=29:15:56 KOH:IPA:H2O=29:15:56

etch140 超音波 etch140 etch150

28
 蝕刻圖形對準(100)方向 Type2

KOH:IPA:H2O=48:6:46 KOH:IPA:H2O=48:6:46 KOH:IPA:H2O=48:6:46

etch225 etch230 etch200

29
 蝕刻圖形對準(100)方向
KOH:IPA=3:1 AFM
• 實驗參數:
KOH:IPA=3:1
120min
• 表面粗糙度:
Ramean:1.776nm

• 實驗參數:
KOH:IPA=3:1
120min
長300nm SiO2
• 表面粗糙度:
Ramean:2.0285nm
30
 蝕刻圖形對準(100)方向
KOH:IPA:H2O=48:6:46 AFM
• 實驗參數:
KOH:IPA:H2O=48:6:46
180min
• 表面粗糙度:
Ramean:1.122nm

• 實驗參數:
KOH:IPA:H2O=48:6:46
180min
長300nm SiO2
• 表面粗糙度:
Ramean:1.275nm
31
 蝕刻圖形對準(100)方向
KOH:IPA:H2O=29:15:56 AFM
• 實驗參數:
KOH:IPA:H2O=29:15:56
160min
• 表面粗糙度:
Ramean:0.562nm

• 實驗參數:
KOH:IPA:H2O=29:15:56
160min
長300nm SiO2
• 表面粗糙度:
Ramean:1.209nm
32
 二、圓頂型立體結構

a. etching Si to form ordered Si arrays on Si

b. covering LPCVD poly-Si layers onto the Si
surfaces to form the Si nano-hemisphere

參照原V型斜面結構的尺寸，加以設計
原設計 斜面 圓頂型結構的尺寸，使二結構尺寸相近。 新設計 圓頂

33
 Process flow

利 用 PECVD 沉 積 SiO2
hard mask 1um 。 使 用
hard mask 避免在乾蝕刻
時，將所要保留的圖形 SiO2 hard mask
SiO2 1um 被蝕刻掉，而造成尺寸
誤差。
Silicon(100) Photolithography

ICP RIE (Dry etch)

將 圖 形 利 用 1.5um 厚 度
的S1813光阻定義在SiO2 SiO2 passivation
(hard mask)上。在乾蝕
刻時我們利用光阻來保
SiO2 1um 護所需的圖形，避免離
子對我們所需的圖形造
Silicon(100) 成蝕刻。

34
 Process flow

ICP RIE乾蝕刻參數：
CHF3/Ar:30/10 sccm
ICP/Bias:100/100 W
0.6 Pa、室溫
SiO2 hard mask
蝕刻1um SiO2
蝕刻時間:13分40秒
Silicon(100) Photolithography

ICP RIE (Dry etch)

ICP RIE乾蝕刻Si參數：
CHF3/BCl3:50/5sccm
SiO2 passivation
O2:7sccm
ICP/Bias : 500W/100W
壓力: 0.6 Pa
蝕刻速率: 6.5um Si
蝕刻時間: 18分46秒

35
Process flow

利用丙酮震洗10分鐘，
去除殘留在硬遮罩上的
光阻，去除光阻是為了
避免最後沉基SiO2 造成
SiO2 hard mask
基台的汙染。
Photolithography

ICP RIE (Dry etch)

用PECVD長SiO2Recipe:
SiH4/Ar:40sccm
SiO2 passivation
N2O:160sccm
67Pa、350°C、RF140w
沉積8.5um SiO2
沉積時間:2時21分

36
 圓頂型實驗結果尺寸

代號 實驗 要求
d=
a 22.31 27
b 11.10 5 e=
c 10 10
a= b= c=
d 5.4 15
e 10 6.5 37
 3. 深溝型

ferrite或NiFe Si
利用導磁材料將z軸方向磁場引導到xy軸
magnetic field 平面的方向，達到三維磁性感測元件的
a
功能:
b
在MR及電路已製作完成的wafer上, 先以
DRIE做出深孔,再以化鍍或濺鍍在孔內沿側
c 壁成長ferrite或NiFe, 形成fluxguide
==>fluxguide尺寸在300×30×20 um3以上
==>ferrite或NiFe厚度可以少於5 um
a = 20um, b = 300um, c = 30um

38
 Process flow

將圖形利用厚度50um的
SU8-2100光阻定義在Si
Photolithography
基板上。乾蝕刻時我們
利用光阻來保護所需的
圖形，避免離子對我們 ICP RIE (Dry etch)
Silicon(100) 所需的圖形造成蝕刻。

ICP RIE乾蝕刻參數：
Step1:C4F8100sccm1秒
Step2:SF6500sccm&
C4F8500sccm1秒
Step3:SF6 500sccm1秒
Step4:SF6500sccm&
C4F8 100sccm 2秒
蝕刻速率:70~80nm/s
39
 總結

• 斜面形結構
– 使用IPA與KOH能有效改善斜面平整度
– 蝕刻液KOH:IPA=3:1 蝕刻(100)晶向Si可以得到斜面平整度Ramean:10.179nm
– 蝕刻液KOH:IPA:H2O=48:6:46蝕刻(100)晶向Si可以得到斜面平整度Ramean:5.77nm
– 蝕刻液KOH:IPA:H2O=29:15:56蝕刻(100)晶向Si可以得到斜面平整度Ramean:3.124nm
– 將圖形對準(100)Si晶向並使用蝕刻液KOH:IPA:H2O=48:6:46蝕刻(100)晶向Si，
可以得到最佳斜面平整度: Ramean:0.562nm
• 圓頂形結構
– 利用化學氣相沉積方法，在圓柱上沉積一層相當厚度的薄膜，便可以製作成圓頂
形結構
• 深溝形結構
– 利用DRIE設備並使用SF6和C4F8氣體可以達到深蝕刻的目的
40
 未來展望

• 斜面形結構
– 使用不同濃度的IPA&KOH，找到平整度更好的參數
– 使用不同濃度的EDP&KOH，找到平整度更好的參數
– 將圖形對準(100)晶向並利用超音波震盪進行蝕刻觀察平整度效果
– 將GMR沉積在斜面上來測量磁性效果，並調整蝕刻參數
• 圓頂形結構
– 將GMR沉積在圓頂上來測量磁性效果，並調整圓頂形結構達到最佳量測
效果
• 深溝形結構
– 以化鍍或濺鍍在孔內沿側壁成長ferrite或NiFe形成fluxguide來測量磁性效
果，並調整深溝結構達到最佳量測效果
– 綜合以上量測結果找到最佳三維量測結構

41
42
43
 Appreciation

 This work is supported by Ministry of Economic Affairs

(MEA), Taiwan, under the Grant No. 101-EC-17-A-01-S1-
219. <Co-work/funding with isentek>
 The close co-work with many different groups are high
appreciated.
 VP. C. R. Chang in NTU
 Prof. J. H. Hsu in NTU
 Prof. J. C. Wu in NCUE
 Prof. C. C. Lu in NTUT
 Prof. J. T. Jeng in KUAS
 Prof. S. H. Chang in NTU/ITRI.
44
 Application for MR sensors

 MR sensors are greatly used in the current industry.

 Many different applications: consumer product,
automation, Measuring Technology..…
45
 Different Magnetic Sensors

 Different kinds of the magnetic sensors are developed

for different applications and operated conditions.
 Giant magneto-resistive (GMR) is one of the promising
sensors.
46
 Bottleneck: Two sensors are needed for
the 3-D magnetic sensing

Sensor-2
Sensor-1 z
z
x
y x
y
 Two sensors are needed for the 3D sensing.
(Sensor-1 for x and y axis ; Sensor-2 for z axis )
 It is very critical to manufacture the accurate 90o in the
integrated chip and the Process cost is high !!
47
 Bottleneck: Two sensors are needed for
the 3-D magnetic sensing

Sensor-2
Sensor-1 z
z
x
y x
y
 Two sensors are needed for the 3D sensing.
(Sensor-1 for x and y axis ; Sensor-2 for z axis )
 It is very critical to manufacture the accurate 90o in the
integrated chip  How to do the 3-D sensing in one chip.
48
 Two proposed structures for 3-D magnetic
sensing in one chip

(a) V-shape structure (b) Trench structure

z
z
x
x y
y

 Two proposed structures for the 3-D sensing in one chip.

 One is V-shape structure ; Another is trench structure.
49
 The proposed V-shape structure

(a) V-shape structure (b) Trench structure

z
z
x
x y
y

 Two proposed structures for the 3-D sensing in one chip.

 One is V-shape structure ; Another is trench structure.
50
The process for V-shape structure -1

基板採用Si(100)基板，
由於KOH對Si不同方向
SiO2 hard mask
蝕刻的速度不一樣。因
此種選擇比的不同造成
V行溝槽的蝕刻。 Photolithography

Silicon(100) ICP RIE (Dry etch)

BOE wet etching

利 用 PECVD 沉 積 SiO2
hard mask 1um 。 使 用
hard mask 避免在濕蝕刻 KOH wet etching
時，將所要保留的圖形
SiO2 1um 被蝕刻掉，而造成尺寸 SiO2 passivation
誤差。
Silicon(100)
51
The process for V-shape structure -2

將 圖 形 利 用 1.5um 厚 度
的S1813光阻定義在SiO2
SiO2 hard mask
(hard mask)上。在乾蝕
刻時我們利用光阻來保
SiO2 1um 護所需的圖形，避免離 Photolithography
子對我們所需的圖形造
Silicon(100) 成蝕刻。 ICP RIE (Dry etch)

ICP RIE乾蝕刻參數： BOE wet etching

CHF3/Ar:30/10 sccm
ICP/Bias:100/100 W KOH wet etching
0.6 Pa、室溫
SiO2 1um 蝕刻1um SiO2 SiO2 passivation
蝕刻:時間13分40秒
Silicon(100)

52
The process for V-shape structure -3

不使用乾蝕刻直接吃到
底，是因為沒有蝕刻停
SiO2 hard mask
止層，不能精準控制乾
蝕刻深度。乾蝕刻需控
制在蝕刻快到底，留一 Photolithography
小段使用BOE濕蝕刻完
Silicon(100) 成 ICP RIE (Dry etch)

BOE wet etching

使用BOE濕蝕刻10秒將
多餘的SiO2 蝕刻乾淨，
不一開始就使用濕蝕刻 KOH wet etching
到底，是因為BOE濕蝕
刻會有側向蝕刻導致尺 SiO2 passivation
寸失真。
Silicon(100)
53
The process for V-shape structure -4

KOH 45%+IPA以70°C蝕
刻 120 分 鐘 。 使 用 70°C
SiO2 hard mask
蝕刻的效率和平整度較
好。得到Si基板後在其
上長SiO2 絕緣層，用於 Photolithography
絕緣未來在基板上的各
元件。 ICP RIE (Dry etch)

BOE wet etching

PECVD長 SiO2 Recipe:
SiH4/Ar:40sccm
KOH wet etching
N2O:160sccm
67Pa、350°C、RF140w
沉積0.3~0.5um SiO2 SiO2 passivation
沉積時間:5分~6分40秒

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 The proposed trench structure

(a) V-shape structure (b) Trench structure

z
z
x
x y
y

 Two proposed structures for the 3-D sensing in one chip.

 One is V-shape structure ; Another is trench structure.
55
 The process for trench structure -1

將圖形利用厚度50um的
SU8-2100光阻定義在Si
Photolithography
基板上。乾蝕刻時我們
利用光阻來保護所需的
圖形，避免離子對我們 ICP RIE (Dry etch)
Silicon(100) 所需的圖形造成蝕刻。

ICP RIE乾蝕刻參數：
Step1:C4F8100sccm1秒
Step2:SF6500sccm&
C4F8500sccm1秒
Step3:SF6 500sccm1秒
Step4:SF6500sccm&
C4F8 100sccm 2秒
蝕刻速率:70~80nm/s
56
 The process for trench structure -2

將圖形利用厚度50um的
SU8-2100光阻定義在Si
Photolithography
基板上。乾蝕刻時我們
利用光阻來保護所需的
圖形，避免離子對我們 ICP RIE (Dry etch)
Silicon(100) 所需的圖形造成蝕刻。

ICP RIE乾蝕刻參數：
Step1:C4F8100sccm1秒
Step2:SF6500sccm&
C4F8500sccm1秒
Step3:SF6 500sccm1秒
Step4:SF6500sccm&
C4F8 100sccm 2秒
蝕刻速率:70~80nm/s
57
 The process for trench structure :
Final dimensions (a, b, and c)

ferrite或NiFe Si
利用導磁材料將z軸方向磁場引導到xy軸
magnetic field 平面的方向，達到三維磁性感測元件的
a
功能:
b
在MR及電路已製作完成的wafer上, 先以
DRIE做出深孔,再以化鍍或濺鍍在孔內沿側
c 壁成長ferrite或NiFe, 形成fluxguide
==>fluxguide尺寸在300×30×20 um3以上
==>ferrite或NiFe厚度可以少於5 um
a = 20 um, b = 300 um, c = 30 um
a=20 mm, b=300 mm, c=30 mm.
58
59
60
61
62
 具有磁通導引器的TMR感測器：Z軸
Z-axis output = X1 + X2 Bz

Sensing dV/dB √SB x2 x1

mode (V/T) (nT/√Hz)@1Hz

X1 330 1.1

X2 306 2.0
z
X1 + X 2 548 1.1
X1 - X 2 8.67 -- y x
fluxguide
63
 具有磁通導引器的TMR感測器：X軸
X-axis output = X1 − X2

x2 x1
Sensing dV/dB √SB Bx
mode (V/T) (nT/√Hz)@1Hz

X1 295 1.2

X2 275 2.2
z
X1 + X2 2.85 --

X1 - X2 592 0.9 y x
fluxguide
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分項計畫4：MEMS元件製程 (磁性薄膜於3-D立體結構凹槽的機械性質)
1. 3-D立體結構凹槽的製作

1. SiO2 hard mask 2.Photolithography 3. CP RIE (Dry etching)

4. BOE wet etching 5. KOH wet etching 6. SiO2 passivation

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 分項計畫4：MEMS元件製程 (磁性薄膜於3-D立體結構凹槽的機械性質)
製程參數&結果
KOH(45%) : IPA = 3:1 etching 120min

add SiO2 Ra:12.83

KOH(45%) : IPA :H2O = 29:15:56 etching 150min

add SiO2 Ra:3.12

分項計畫4：MEMS元件製程 (磁性薄膜於3-D立體結構凹槽的機械性質)
1. 3-D立體結構凹槽的製作

KOH45%+IPA (3:1) KOH45%+IPA+H2O (29:15:56) KOH45%+IPA+H2O(48:6:46)

etching 120min etching 150min etching 200min

- 在子計畫四中我們已成功找出最佳化基板模式，藉由半導體製程的最佳化，達到最
佳平整度 Ra<10nm 於3D立體維度基板中，預期將會對3D 磁性探測子有顯著的功用。

2.薄膜均勻度的提升 與 3. 磁性物質的介面特性
已購買Ta、MgO、Cu等靶材和製程所需的機台(sputter機台)，且已測得材料在該機台
上的相關鍍率，正著手將相關磁性材料沉積在3D維度基板上，找出其最佳鍍膜效率和
基板間的關係，並分析磁性材料在3D維度基板上的特性。

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分項計畫4：MEMS元件製程 (磁性薄膜於3-D立體結構凹槽的機械性質)
1. 3-D立體結構凹槽的製作

1. SiO2 hard mask 2.Photolithography 3. CP RIE (Dry etching)

4. BOE wet etching 5. KOH wet etching 6. SiO2 passivation

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 分項計畫4：MEMS元件製程 (磁性薄膜於3-D立體結構凹槽的機械性質)
製程參數&結果
KOH(45%) : IPA = 3:1 etching 120min

add SiO2 Ra:12.83

KOH(45%) : IPA :H2O = 29:15:56 etching 150min

add SiO2 Ra:3.12

分項計畫4：MEMS元件製程 (磁性薄膜於3-D立體結構凹槽的機械性質)
1. 3-D立體結構凹槽的製作

KOH45%+IPA (3:1) KOH45%+IPA+H2O (29:15:56) KOH45%+IPA+H2O(48:6:46)

etching 120min etching 150min etching 200min

- 在子計畫四中我們已成功找出最佳化基板模式，藉由半導體製程的最佳化，達到最
佳平整度 Ra<10nm 於3D立體維度基板中，預期將會對3D 磁性探測子有顯著的功用。

2.薄膜均勻度的提升 與 3. 磁性物質的介面特性
已購買Ta、MgO、Cu等靶材和製程所需的機台(sputter機台)，且已測得材料在該機台
上的相關鍍率，正著手將相關磁性材料沉積在3D維度基板上，找出其最佳鍍膜效率和
基板間的關係，並分析磁性材料在3D維度基板上的特性。

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